Устройство для тестового контроля цифровых блоков

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 119) (11 51) 5 ( 06 Р 11/ ИЯ ОПИСАН 11 Е ИЗОБРЕТ твенное объе ХЧ съезда КП ,Г.Рябцев льство СССР 11/26, 1980 ство СССР 11/26, 1984 ОСУДАРСТВЕННЬИ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРЬ 1 ТИЯМРИ ГННТ СССР ВТОРИЧНОМУ СВИДЕТЕЛЬСТВ(54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ(57) Изобретение относится к автоматике и вычислительной технике и можетбыть использовано при контроле цифровых блоков. Цель изобретения - повышение быстродействия. Устройствосодержит блок 9 микропрограммногоуправления, блок обмена 10 с контролируемым блоком, счетчик 2 логическихномеров, блок памяти 4, буферныйблок памяти 5, регистр набора 3, выходной коммутатор 7, регистр сдвига8, буферный регистр 1, 1 з,п, ф-лы,8 ил,КМФИ зобретение относится к вычислительной технике и может быть использовано при диагностике цифровых блоков.5Цель изобретения - повышение быстродействия.На Фиг.1 представлена функциональ ная схема устройства; на Фиг,2 - блокбмена с контролируемым цифровымлоком; на Фиг.3 - блок микропрограммного управления; на фиг.4 - Формирователь сигналов управления;на фиг.5 временная диаграмма Формирователясигналов управления; на фиг.6 - поля,алгоритма; на фиг,8 - таблица,Устройство (Фиг.1) содержит входную шину связи с ЭВМ, буферный регистр 1, счетчик 2 логических номеров, регистр 3 набора, блок 4 памяти,буферный блок 5 памяти, счетчик 6длины векторов, выходной коммутатор7, регистр 8 сдвига, блок 9 микропрограммного управления, блок 10 обменас контролируемым цифровым блоком,выходную шину связи с ЭВМ,Блок 10 обмена с контролируемымцифровым блоком (фиг.2) содержитблок 11 памяти маскирования каналов,блок 12 памяти тестовых наборов,блок 13 памяти управлений коммутатором входов-выходов, регистр 14 сдвигакодов маскирования, регистр 15 сдвигатестовых наборов, регистр 16 сдвига35кодов управления коммутатором входоввыходов, коммутатор 17 входов-выходов, элемент 18 задержки, разрядныйблок 19 сравнения, коммутатор 20 результата, элементы ИЛИ 2124,Блок 9 микропрограммного управления (фиг.3) содержит. синхронизатор25, коммутатор 26, шифратор 27, формирователь 28 сигналов управления,программный регистр 29, блок 30 памяти микрокоманд, дешифратор 31, триггеры 32 и 33, элемент ИЛИ-НЕ 34, мультиплексор 35, модификатор 36 адресаузла памяти, триггер 37 пуска, элемент И 38, элемент ИЛИ 39.Формирователь 28 сигналов управления (Фиг.4) содержит элемент НЕ 40,регистр 41 сдвига, счетный триггер 42,элемент НЕ 43, триггер 44, элементИЛИ-НЕ 45На временной диаграмме (Фиг.5)работы Формирователя 28 сигналов управления представлены сигналы на входе и выходе элемента НЕ 40, на выходах первого и второго разрядов регистра сдвига 41, на выходе элементаИЛИ-НЕ 45, на прямых выходах счетныхтриггеров 42 и 44, на инверсном выходе счетного триггера 44,Устройство работает следующим образом.Цифровой контролируемый блок подключается к входам-выходам коммутатора 17 блока 10 обмена (объект контроля не показан).В тесте содержится таблица соответствия логических номеров контролируемого цифрового блока его физическим контактам выходных разъемов. Вблок 4 памяти по адресам, соответствующим логическим номерам, записываются коды Физических номеров контак"тов входов-выходов контролируемогоцифрового блокаЗапись информациив блок 4 памяти осуществляется следующим образом. Код логического номераконтакта цифрового контролируемогоблока через входную шину связи с ЭВМзаносится в счетчик 2 логических номеров, По данному адресу в блок 4памяти. заносится код физическогоадреса контакта контролируемого блокас входной шины связи с ЭВМ.С входной шины связи с ЭВМ в блок9 микропрограммного управления заносятся микропрограммы работы, Адресмикрокоманд заносится в программныйрегистр 29, коды микрокоманд - в блок30 памяти микрокоманд, начальный адрес теста - в регистр начального адреса тестового набора, а конечныйадрес - в регистр конечного адресатестового набора модификатора 36 адреса узла памяти. Коды частоты функционального контроля и временногоположения строба контроля, обеспечивающего прием информации с контролируемого цифрового блока, заносятсяв синхронизатор 25.В тестовом наборе, необходимомдля каждого такта контроля, содержатся входные воздействия и эталонныереакции, коды маскирования каналовконтролируемого цифрового блока и коды управления коммутатором входов"выходов,Вначале тестовый набор заноситсяв буферный блок 5 памяти следующимобразом,В буферный регистр 1 заноситсякод выбранного блока памяти узла памяти, В счетчик 2 заносится начальный5 15539логический номер контакта контролируемого цифрового блока, в счетчик 6 " код длины группы шин, которым соответствуетт данная тестовая последова- тельность. Тестовый набор заносится в регистр 3Код инФормации блока памяти 4 выбирает информационный разряд блока 5, в который записывается код информации старшего разряда регистра 3 набора. Запись осуществляется по микрокоманде, Формируемой дешифратором 31. По микрокоманде увеличивается на единицу значение счетчика 2 логических номеров и уменьшается на единицу состояние счетчика 6 длины векторов тестового набора, а также осуществляешься сдвиг влево информациив регистре 3 набора. Процесс записи информа ции выполняется по новому информа" 2 О ционному разряду буферного блока 5 памяти. Приведенные операции повторяютсядо тех пор, пока содержимое счетчика 6 длины векторов не станет равно нулю, При этом по микрокоманде блока 9 микропрограммного управления включается триггер 32 и через элемент ИЛИ-НЕ 34 осуществляется блокировка тактовых сигналов, поступающих с выхода синхронизатора 25.После изменения содержимого буферного регистра 1 в регистр 3 набора заносится информация нового значения тес 1 а и процесс записи теста повторяетсяТаким образом, в буферный блок 5 памяти заносятся данные, необходимые для одного такта контроля.Запись информации буферного блока 5 памяти в регистр 8 сдвига осуществ" ляется следующим образом,Код выборки выбранного блока памя" ти узла памяти заносится в буферный регистр 1, информация с выходов буферного блока 5 памяти записывается45 в младшие разряды регистра 8 сдвига по микрокоманде блока 9 микропрограммного управления. Затем выполняются операции для записи в буферный блок5 памяти данных тестового набора следующего такта контроля, которые заносятся затем в регистр 8 сдвига. Таким образом, в регистр 8 сдвига заносятся данные, необходимые для нескольких .тактов контроля.В программный регистр 29 заносится55 адрес подпрограммы записи информации в блоки 11, 12 и 13 памяти. По микрокоманде, поступающей с выхода дешиф 78 6ратора 31, осуществляется параллельная запись информации иэ регистра 8сдвига в выбранный блок памяти длянескольких тактов контроля, при этомв буферный регистр 1 предварительнозаносятся коды выборки блоков узлапамяти, сигналы выборки на блоки 11,12 и 13 памяти поступают с выходовэлементов 23, 24 и 25,После перезаписи информации изблока 5 памяти в регистр 8 сдвига вблок 5 памяти заносятся только изменения в тестовой последовательностипоследующего такта.После заполнения информацией блоков 11, 12 и 13 памяти в регистр конечного адреса модификатора 36 адресаузла памяти заносится код конечногоадреса тестаВ программный регистр29 заносится начальный адрес подпрограммы выдачи тестов, Затем запуска"ется синхронизатор 25, который припомощи Формирователя 28 сигналов управления выдает тактовые импульсы,поступающие на входы регистров блока9 микропрограммного управления, сигнал разрешения сдвига, поступающийна входы разрешения сдвига регистров14, 15 и 16 сдвига. По микрокоманде сс выхода дешифратора 31 блока 9 микропрограммного управления формируетсясигнал, устанавливающий триггер 37пуска в единичное состояние, Сигналс прямого выхода триггера 37 пускапоступает на первый вход элемента И38 и разрешает прохождение высокочастотного синхронизирующего сигнала насинхровходы регистров 14, 15 и 16сдвига, а также стробирование сигна"ла, обеспечивающего прием реакцииобъекта контроля в регистр приемаинформации, расположенный в коммутаторе входов-выходов 17.Сигнал с инверсного выхода триггера 37 пуска поступает на вход элемента ИЛИ 39 и разрешает прохождениесигнала разрешения выборки кристаллов на входы блоков 11, 12 и 13 памяти через элементы ИЛИ 22, 23 и 24 соответственно.Информация с выходов регистра 16сдвига кодов управления коммутаторомобеспечивает управление коммутатором17. Коды воздействий и эталонных реакций с выходов регистра 15 сдвигатестовых наборов поступают соответственно на информационные входы коммутатора 17 и на группу вторых информационных входов блока 19 сравнения, Реакция объекта контроля запоминается регистром коммутатора 17, код с выходов которого поступает на группу инФормационных входов блока 19 сравнеНия. В блоке 19 сравнения обеспечивается сравнение эталонных и считанных реакций только тех разрядов, по которым на группу входов разрешения сравения разрядного блока 19 сравнения оступают сигналы высокого уровня напряжения с выходов регистра 11 двига кодов маскирования каналов.При ч-разрядных регистрах сдвига 1515 и 16 в каждом такте работы лока 9 микропрограммного управления ри высокочастотных такта сдвига инормации чередуются с одним высокоастотным тактом записи информации 20данные регистры. Таким образом, читанный из блоков 11, 12 и 13 памяти тестовый набор четырех тактов онтроля последовательно подается на ходы контролируемого цифрового блока.25Процесс формирования теста продолжается до тех пор, пока содержимое адресного регистра модификатора 36 адреса узла памяти не станет равно Коду регистра конечного адреса тестоого набора. Сигнал результата срав" ,ения с выхода элемента ИЛИ 21 постуает на управляющий вход мультиплекора 35, что обеспечивает фиксирование результата "Годен" или "Брак"триггерах 32 и 33, сброс триггера 37 пуска и выдачу сообщения элементами индикации (не показаны), На индикацию можно передавать данные, поступающие с выходов коммутатора 20 40 результата и выходного коммутатора 7.Для выдачи данных блока 10 обмена С контролируемым цифровым блоком необходимо в счетчик 2 логических номеров занести начальный логический но мер контакта объекта контроля, а в Счетчик 6 длины векторов - код длины вектора.В программный регистр 29 заноситСяначальный адрес микропрограммы вы дачи результатов контроля. 8 буферный регистр 1 заносится код выбираемого регистра, который переключает необходимое направление коммутатора 20 ре" Зультата. Код с выхода блока 4 памяти выбирает необходимый информационный Разряд при помощи выходного коммутаора 7. По микрокоманде блока 9 микропрограммного управления в регистр 3 набора заносится информация с выхода выходного коммутатора 7. Затем содержимое счетчика 2 логических номеров увеличивается на единицу, а счетчика длины векторов 6 уменьшается на единицу, что обеспечивает коммутацию информации нового логического номера. Процесс заполнения регистра 3 набора продолжается до тех пор, пока содержимое счетчика 6 длины векторов не станет равным нулю. Информация с выхода регистра 3 набора выдается на индикацию и выходную шину связи ЭВИ, что позволяет локализовать неисправности объекта контроля,Формула и зобретения1. Устройство для тестового контроля цифровых блоков, содержащее буферный регистр, счетчик логических номеров, регистр набора, блок. памяти, счетчик длины векторов, буферный блок памяти, выходной коммутатор, блок обмена с контролируемым блоком и блок микропрограммного управления, причем блок обмена с контролируемым блоком содержит узел памяти, коммутатор входов-выходов, разрядный блок сравнения, элемент задержки, элемент ИЛИ и коммутатор, результата, причем группа разрядных выходов счетчика логических номеров соединена с группой адресных входов блока памяти, информационные входы которого подключены к шине задания начальных условий устройства, первая группа выходов блока памяти соединена с группой адресных входов выходного коммутатора, выход которого соединен с информационным входом регистра набора, выходы которого являются выходамирезультата контроля устройства, группа информационных входов регистра набора подключена к шине задания начальных условий устройства, первая группа выходов буфер" ного регистра соединена с первой группой информационных входов коммутатора результата блока обмена с контролируемым цифровым блоком, группа входов начальной загрузки блока микропрограммного управления подключена к шине задания начальных условий устройства, выход переноса счетчика длины вектора и выход элемента ИЛИ блока обмена с контролируемым блоком соединены с первым и вторым входами управления переходом блока микропрограммного управления, выходы с первого по четвертый признаков микрокомандкоторого соединены с входами синхронизации регистра набора, счетчикалогических номеров, счетчика длинывекторов, буферного блока памяти соответственно, группа информационныхвходов выходного коммутатора соедине"на с,группой выходов коммутатора результата блока обмена с контролируемым блоком, выход элемента задержкикоторого соединен с синхровходом разрядного блока сравнения, блока обменас контролируемым блоком, вход элемен" 15та задержки и синхровход коммутаторавходов-выходов которого соединены спервым синхровыходом блока микропро"граммного управления, группа адресныхвыходов блока микропрограммного управления подклюцена к группе адресныхвходов узла памяти, блока обмена сконтролируемым блоком, группа выходов"Равно" разрядного блока сравнениякоторого соединена с группой входов 25элемента ИЛИ блока обмена с контролируемым блоком и с первой группой ин"Формационных входов коммутатора результата, блока обмена с контролируе"мым блоком, вторая группа информационных входов которого соединена сгруппой выходов коммутатора входоввыходов блока обмена с контролируемымблоком и с первой группой информационных входов соответствующих разрядов З 5разрядного блока сравнения блока обмена с контролируемым блоком, адресные входы коммутатора результата сое"динены с второй группой выходов буферного регистра, группа информационных входов-выходов коммутатора входов-выходов является группой входов" ,выходов устройства для подключенияк входам-выходам контролируемого цифрового блока, о т л и ч а ю щ е е с я 45тем,что, с целью повышения быстродействия, оно содержит оегистр сдвига,а блок обмена с контролируемым блокомсодержит .группу элементов ИЛИ, ре-.гистр сдиа одов аровая ка" 50налов, регистр сдвига тестовых набо"ров, регистр сдвига кодов управлениявходов-выходов, причем группа инфор"мационных входов регистра сдвига под"клюцена к выходам буферного блокапамяти, вход сдвига информации регистра сдвига подключен к пятому выходупризнаков микрокоманд блока микропрограммного управления, разрядные выхо" ды регистра сдвига подключены к инФормационным входам узла памяти блока обмена с контролируемым блоком, первая, вторая и третья гру 0 пы выходов блоков памяти подключены к группам информационных входов регистра сдвига кодов маскирования каналов, регистра сдвига тестовых наборов, регистра сдвига кодов управления входов-выходов соответственно, группа управляющих входов коммутатора входов-выходов блока обмена с контролируемым блоком соединена с группой выходов регистра сдвига кодов управления входов"выходов, группа информационных входов которого соединена с группой выходов регистра сдвига тестовых наборов блока обмена с контролируемым блоком, с группой вторых информационных входов разрядного блока сравнения блока обмена с контролируемым блоком и с входами третьей группы информационных входов коммутатора результата блока обмена с контролируемым блоком, четвертая группа информационных входов которого соединена с группой входов разрешения сравнения разрядного блока сравнения блока обмена с контролируемым блоком и с группой выходов ре- гистра сдвига кодов маскирования каналов, блока обмена с контролируемым блоком, синхронизирующие входы и выходы разрешения сдвига регистра сдвига кодов маскирования каналов, реги" стра сдвига тестовых наборов и регистра сдвига кодов управления входов- выходов соединены с вторым синхронизирующим выходом и выходом разрешения сдвига блока микропрограммного управления соответственно, входы разрешения узла памяти подключены к первому выходу группы выходов кода операции блока микропрограммного управления, первые входы элементов ИЛИ группы соединены с шиной задания начальных ус". ловий устройства, вторые входы элементов ИЛИ группы соединены с вторым выходом разрешения блока микропрограммного управления.2. Устройство по п.1, о т л и ц а ю щ е е с я тем, что блок микро" программного управления содержит блок памяти микрокоманд, программный ре" гистр, модификатор адреса узла памяти, коммутатор, синхронизатор, дешифратор, триггер пуска, формирователь сигналов управления, элемент И, элемент ИЛИ, два триггера, элемент ИЛИ-НЕ,мультиплексор, шифратор, прицем группа информационных входов синхронизатора, первая группа информационныхвходов прбграммного регистра, перваягруппа адресных входов блока памятимикрокоманд и группа информационныхвходов модификатора адреса узла памяти соединены с группой входов нацальйой загрузки блока, первый и второйвходы управления переходом которогосоединены с первым и вторым входамиправления мультиплексора, выход которого соединен с входом разрешениякоммутатора, группа информационныхЦходов которого соединена с группойвыходов блока памяти микрокоманд,С группой информационных входов дец)ифратора и с группой информационныхЦходов мультиплексора, третий управЛяющий вход которого соединен с выходом модификатора адреса узла памяти,Группа выходов которого соединена сгруппой адресных выходов блока, перВый синхровыход которого соединен 25С первым выходом синхронизатора,второй выход которого соединен спервым входом элемента И и входомсинхронизации Формирователя сигналовуправления, первый синхровыход кото- Зорого соединен с вторым синхровыходомлока, выход разрешения сдвига котоого соединен с выходом элемента И,торой вход которого соединен с пря-мым выходом триггера пуска, инвеРсныйвыход которого соединен с первым вхо"0 й Ф 19 дом элемента ИЛИ, выход которого соединен с вторым выходом разрешенияблока, первый выход разрешения кото"рого соединен с первым выходом дешифратора, второй выход которого соединен с входом установки триггера пуска, вход сброса которого соединенс выходом элемента ИЛИ-НЕ и с входомразрешения синхронизатора, первыйи второй входы элемента ИЛИ-НЕ соеди"нены с выходами первого и второготриггера, 1)-входы которых соединеныс третьим и четвертым выходами дешифратора, с пятого по девятый выходы )дешифратора соединены с выходамипризнака микрокоманд блока соответст"венно, группа выходов дешифраторасоединена с адресными входами модификатора адреса узла памяти, вход синхронизации которого соеДинен с вторымвыходом Формирователя сигналов управления, с входом синхронизации про"граммного регистра и с входами перво-го и второго триггеров, .второй входэлемента И соединен с третьим выходомформирователя сигналов управления,группа выходов коммутатора соединенас второй группой информационных входов программного регистра, втораягруппа адресных входов блока памятимикрокоманд соединена с группой выхо"дов программного регистра и с группойвходов шифратора, группа выходов которого соединена с группой адресныхвходов коммутатора,э 11553978 Составитель Д.СиротскаяЛ.Веселовская Техред М.Диды к Корректор Т.Палий Реда Яака 7 раж 56 дписное Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина ВНИИПИ Государственного комитета по изобретениям и откРытиям при ГКЛТ СССР 113035, Москва, Ж, Раушская наб д, 4/5