Микропрограммное устройство управления

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕ(НИХРЕСПУБЛИК А ОПИСАНИЕ ИЗОБРЕТЕК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ г к видетельст96, кл, С УДАРСТВЕННЫЙ НОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) 1. Авторское свидетельство СССРР 437072, кл. С 06 К 9/22, 1972.2, .Авторское свидетельство СССРР 451080, кл. .; 06 1 9/22, 1974,3. Авторское свидетельство СССРМ 830383, кл. С 06 1 9/22, 1979,4, Авторское свидетельство СССРпо заявке 9 3007074, кл. с 069/22,21.11.80,5. Авторское с во СССРпо заявке Р 33349 06 1" 9/22,02.09.81.6. Авторское. свидетельство СССРУ 646333, кл. с Об К 9/22, 1976(54)(57) 1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первыйи второй блоки памяти, первый и вто"рой регистры, первый и, второй триггеры, первый и второй элементы И игруппу элементов ИЛИ, причем группаадресных выходов первого и второгоблоков памяти соединена с первойгруппой информационных входов соответственно первого и второго регистров, группа операционных выходов первого и второго блоков памятисоединены соответственно с первым ивторым входами соответствующего элемента ИЛИ группы, выходы элементовИЛИ группы являются группой выходовустройства, группа выходов первогокоммутатора соединена с второй группой информационных входов второго регистра,первая группа выходов которогосоединена с второй группой информационных входов нторого коммутатора, группавыходов которого соединена с второйгруппой информационных входов перво 51) С 06 Р 9/22; С 06 Р 11/ о регистра, первая группа выходовотсрого соединена с второй группойинформационных входов первого коммутатора, первый и второй тактоныевходы устройства соединены с тактовыми нходами первого и второго коммутаторов соответственно и с первымивходами соответственно первого ивторого элементов И, выходы которыхсоединены с управляющими входамисчитывания первого и второгО блоков 1памяти соответственно, единичныеныходы первого и второго триггеровсоединены с вторыми входами соответственно первого и второго элементовИ, нулевые выходы первого и второготриггеров соединены с управляющимй фвходами соответственно второго ипервого коммутаторов, первая и вторая группы адресных входов устройст- ффна соединены с третьими группами.информационных входов соответственно первого и второго регистров,о т л и ч а ю щ е е с я тем, что,с целью повышения надежности, внего введены четыре триггера, дваэлемента И идва блока элементовИ-ИЛИ, причем выходы задержки импульсов считывания первого и второгоблоков памяти соединены с нулевымивходами соответственно третьего и ф)четвертого триггеров, единичные нхо- а,ды которых соединены с выходаминеисправности соответственно первого ффи второго блоков памяти, выходыисправности второго и первого блоковпамяти соединены с единичными входами соответственно первого и второго триггеров, нулевые входы которыхсоединены с выходам; тоетьего и чет-веотого элементов И соответственно,выходы неисправности первого и второго блокон памяти соединены с первыми входами третьего и четвертогоэлементов И соответственно,вторыевходы которых соединены с единичными выходами третьего и четвертого1043 б 52 ВЧ) Составитель И Техред С.Мигун Редактор Г. Безвершенко Заказ 7339 5 2 ГЯ галова Корректор Л. Бокша Тираж 706 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 3035, Москва, Ж, Раушская наб., д. 4/5104 3652 ти блока памяти,триггеров соответственно, нулевыевыходы которых соединены с третьимивходами. соответственно второго ипервого элементов И и с прямым иинверсным входами первой и второйгрупп входов соответственно первогои второго блоков элементов И-ИЛИ,выходы которых соединены с группойадресных входов соответственно первого и второго блоков памяти, первая группа выходов первого и второго.регистров соединена с вторымивходами первой группы входов соответственно второго и первого блоковэлементов И-ИЛИ, вторая группа выходов первого и второго регистровсоединена с вторыми вхрдами второйгруппы входов соответственно второгои первого блоков элементов И-ИЛИ,нулевые выходы первого и второготриггеров соединены со счетнымивходами соответственно пятого и шестого триггеров, нулевые выходы которых соединены соответственно с первым,и вторым тактовыми входами устройства, нулевые выходы пятого и шес.того . триггеров соединены с;четвертыми входами соответственно второго и первого элементов И. 1Изобретение относится к вычислительной технике и может быть использовано в устройствах управления ЭВМ с повышенной надежностью.Известны микропрограммные устройства управления, содержащие два блока памяти, два регистра адреса, два коммутатора, два триггера, два элемента. И и группу элементов ИЛИ 1и 23.Недостатком данных устройств является низкая устойчивость к отказам, вызванная отсутствием возможности автоматического восстановления работоспособности при отказе какого-либо элемента устройства, 15Известно также перестраивамое микропрограммное устройство управления, содержащее два блока памяти, два регистра адреса, два коммутатора, два триггера, два элемента И 20 и,группу элементов ИЛИ 13 .Недостатком такого устройства является низкая устойчивость к отказам, обусловленная невозможностью автоматического восстановления рабо тоспособности устройства при наличии отказа хотя бы в одной микрокоманде первогр и хотя бы в одной микрокоманде второго блока памяти. 2. Устройство по и, 1, о т л и ч а ю щ е е с я тем, что блок памяти содержит накопитель, сумматор по модулю два, элемент задержки, первую и вторую группы элементов И, первый и второй элементы И,причем управляющий вход :читывания блока соединен с входом считывания накопи- теля и через элемент задержки с входом первого элемента И, первым входом второго элемента И и выходом считывания блока, адресные входыблока памяти соединены с адресными входами накопителя, операционные иадресные выходы которого соединеныс первой и второй группами информа-. ционных входов сумматора по модулю два и первыми входами элементов Ипервой и второй групп соответственно,. выход контрольного разряда накопителя соединен с входом сумматора помодулю два, выход которого соединен синверсным входом первого и вторымвходом второго элемента И, выходпервого элемента И является выходом неисправности блока, выход второго элемента И соединен с вторымивходами элементов И первой и второйгрупп и является выходом исправнос 2Такими же причинами объясняется наличие подобного недостатка и в микропрограммном устройстве управления, содержащем два блока памяти, два регистра адреса, два коммутатора, три триггера, две группы элемейтов И-ИЛИ, два коммутатора, два дополнительных регистра, три элемента задержки, группу элементов ИЛИ, пять элементов ИЛИ и шестнадцать элементов И.1Известно также микропрограммное устройство управления, содержащее четыре блока памяти, четыре регистра, четыре триггера, два коммутатора, группу элементов И-ИЛИ, группу элементов ИЛИ, десять элементов И и шесть элементов ИЛИ 4 .Недостатком этого устройства является низкая устойчивость к отказам, обусловленная невозможностью автоматического восстановления работоспособности устройства при наличии отказа в одноименных микрокомандах основного и противоположного блока памяти, а также относительно высокой сложностю контрольно-переключающего оборудования устройства.Известно также микропрограммное устройство управления, содержащее3 404 365два блока памяти, два регистра ад-.реса, два коммутатора, дешифратор,две группы элементов ЙЛИ, шестьэлементов И, две группы элементовИ и три элемента ИЛИ 5,Недостаток данного устройства -. . 5низкая устойчивость к отказам. Этовызвано тем, что, хотя в устройствеи обеспечивается устойчивость к отказам регистров адреса к микрокомаид, однако для потери работоспособности устройства достаточно наличия хотя бы одной отказавшей микрокоманды в первом и втором блокахпамяти одновременно. Другой причиной снижения устойчивости устройства 15к отказам является сравнительно высокая сложность контрольно-переключающего оборудования устройства.Наиболее близким к изобретениюпо техническрй сущности и достигаемому эффекту является перестраиваемоемикропрограммное устройство управ-.ления, которое содержит два блокапамяти, два регистра адреса, дватриггера, два эЛемЕнта .И и груПпуэлеменТов ИЛИ, причем группа адрес-.ных выходов первого и второго блокапамяти соединена с первой группой .информационных входов соответственно первого и второго регистров, одноименные выходы группы информацион- ЗОных выходов первого и второго блоковпамяти соединены соответственно спервыми и вторыми входами блока элементов ИЛИ, группа выходов которогоявляется выходом устройства, группа 35выходов первого коммутатора соедииена с второй группой информационных входов второго регистра, перваягруппа выходов которого через второйкоммутатор соединена с второй груп Опой информационных входов первогорегистра, первая группа выходов которого соединена с группой информацион-..ных входов первого коммутатора, первый и второй входы устройства соединены с первыми входами первого и,второго коммутатора соответственно,а также с первыми входами соответ-ственно первого и второго элементовИ, выходы которых соединены с входами считывания первого и второгоблоков памяти, единичные выходы первого и второго триггеров соединенйс вторыми входами соответственнопер"вого и второго элементов И, нулевыевыходы первого и второго триггеров 55соединены с вторыми входами соответственно второго и первого коммутаторов б ,Недостатком известного устройства 60 является низкая устойчивость к от- казам, вызванная тем, что при отказе какой-либо микрокоманды в одном блоке памяти устройство не может процолжить выполнение микропрограммы, . 65 а должно прекратить ее реализациюи перейти к другой микропрограмме,которая записана полностью в противоположном блоке памяти и задаетусеченный алгоритм выполнения операцииНеисправный блок памяти приэтом отключается. Если же отказ микрокоманды происходит и в другомблоке памяти, он также отключается,и устройство вообще прекращает функционирование В системах, не допус".:кающих их восстановление в процессефункционирования, такая ситуацияприводит к невыполнению поСтавленной задачи и отказу всей системы.В то же время, в устройстве можетбыть обеспечена возможность продолжения .функционирования, причем дажене по усеченному алгоритму дающемуУменее точные результаты, а по основному алгоритму, без перезапуска выполнения микропрограммы. Эта возможность может быть реализована путем использования в устройстве идентичных блоков памяти, в каждом изкоторых каждая микрокоманда записана дважды: по прямому и по обратному (инверсному ) адресам, а такжепутем обеспечения восстановленияработоспособности устройства приотказе какой-либо микрокоманды путемсчитывания ее по обратному адресув своем блоке памяти или по прямомуили обратному адресу в противополож"ном блоке памяти.Цель изобретения - повышение,надежности устройства,Поставленная цель достигаетсятем, что в микропрограммное .устройство управления, содержащее первыйи второй блоки памяти, первый н второй регистры адреса, два первый ивторой триггеры, первый и второйэлементы И н группу элементов ИЛИ,причем группа адресных выходов первого и второго блоков памяти соединена с первой группой информационных входов соответственно первогои второго регистров, группа операционных выходов первого и второгоблоков памяти соединены соответственно с первым и вторым входамисоответствующего элемента ИЛИ группы, выходы элементов ИЛИ группыявляются группой выходов устройства, группа выходов первого .коммутатора соединена с второй группой информационных входов второго регистра,первая группа выходов которого соединена с группой информационныхвходов второго коммутатора, группавыходов которого соединена с, второй группой информационных входовпервого регистрапервая группа выходов которого соединена с второйгруппой информационных входов первого коммутатора, первый и второйтактовые входы устройства соединеиы с тактовыми входами, первого ивторого коммутаторов соответственно ;и с первыми входами соответственно первого и второго элементов И, выходы которых соединены с управляющими входами считывания первого и второго. блоков памяти соответственно, единичные выходы первого и второго триггеров соединены с вторыми входами соответственно первого и второго элементов И, нулевые выходы первого и второго триггеров соединены с управляющими входами соответственно второго и первого комммута- . торов, первая и вторая группы адресных входов устройства соединены 15 с третьими группами информационных .входов соответственно первого и второго регистров, введены четыре триггера, два элемента И и два блока элементов И-ИЛИ, причем выходы задержки импульсов считывания первого и второго блоков памяти соединены с нулевыми входами соответственно третьего и четвертого триггеров, единичные входы которых соединены с выходами неисправности соответственно первого и второго блбков памяти, выходы неисправности второго и первого блоков памяти соединены с единичными входами соответственно первого и второго триггеров, нулевые входы которых соединены с выходами третьего и четвертого эле. ментов И соответственно, выходы неисправности первого и второго блоков памяти соединены с первыми входами третьего и четвертого элементов И соответственно, вторые входы которых соединены с единичными выходами третьего и четвертого триггеров соответственно, нулевые выходы которых 40 соединены с третьими входами соответственно второго и первого элементов И и с прямым и инверсным входами первой и второй групп входов соответственно первого и второго блоков 45 элементов И-ИЛИ выходы которых соединены с группой адресных входов соответственно первого и второго блоков памяти, первая группа выходов первого и второго регистров соединена с вторыми входами первой группы входов соответственно второго и первого блоков элементов И-ИЛИ, вторая группа выходов первого и второго регистров соединена с вторыми входами второй группы входов соответственно второго и первого блоков элементов И-ИЛИ, нулевые выходы первого и второго триггеров соединены со счетными входами соответственно пятого и шестого триггеров, нулевые 60 выходы которых соединены соответственно с первым и вторым тактовыми входами устройства, нулевые выходы пятого,и шестого триггеров соединены с четвертыми входами соответ- у ственно второго и первого элементоь И.Кроме того, блок памяти содержит накопитель, сумматор по модулю два, элемент задержки, первую и вторую группы элементов И, первый и второй элементы И, причем управляющий вход считывания .блока соединен с входом считывания накопителя и через элемент задержки с входом первого элемента И, первым входом второго элемента И и выходом считывания блока , адресные входы блока памяти соединены с адресными входами накопителя, операционные и адресные выходы которого соединены с первой и второй группами информационных входов сумматора по модулю два, и первыми входами элементов И первой и второй групп соответственно, выход контрольного разряда накопителя соединен с входом сумматора по модулю дйа, выход которого соединен с инверсным входом первого и вторым входом второго элемента И, выход первого элемента И является выходом неисправности блока, выход второго элемента И соединен с вторыми входами элементов И первой и второй групп и является выходом исправности блока памяти.Сущность изобретения состоит в повышении устойчивости устройства к отказам микрокоманд за счет использования идентичных блоков памяти, в каждом из которых каждая микрокоманда записана дважды - по прямому и обратному ( инверсному) коду адреса, и обеспечения восстановления работоспособности устройства при отказе основной микрокоманды, записанной по прямому.,адресу, путем считывания ее по обратному адресу из того же блока памяти; при отказе микрокоманды, считанной по обратному адресу, - путем реконфигурации устройства и считывания этой микро- команды из противоположного блока памяти по прямому адресу; в случае отказа и этой микрокоманды - путем считывания ее по обратному адресу из противоположного блока памяти.Это позволяет существенно расширить множество неисправностей, при которых устройство сохраняет работоспособность, При этом не требуется осуществлять перезапуск микропрограммы и использовать усеченный алгоритм выполнения операции, который обеспечивает менее точные результаты операции.Такой метод пОчти не требует дополнительного оборудования по сравнению с известным устройством при построении блоков памяти на стандартныхбольших интегральных схемах, в которых количество хранимых слов в отдельных случаях в дваи более раза. больше, чем необходимо для размещения микропрограмма.Введение третьего (четвертого ) триггера и обусловленных им связей предназначено для фиксации состояния основной микрокоманды, считан 5 ной из первого (второго ) блока па,мяти1Ведение пятого (шестого ) триггера и обусловленных им связей 10 предназначено для Фиксации отказа микрокоманды по прямому и обратному адресу в первом (втором ) блоке памяти.Введение первого (второго) блока 15 элементов И-ИЛИ и обусловленных им связей предназначено для управления передачей прямого либо обратного кода адреса микрокоманды с выходов второго (первого ) регистра на груп пу адресных входов первбго (второго) блока памяти,Введение третьего (четвертого ) элемента И и обусловленных им связей предназначено для управления 25 подачей сигнала установки первого (второго)триггера в нулевое состояние в случае неисправности микрокоманды по обратному адресу в своем блоке памяти.Соединение первого (второго) входа устройства с нулевым входом пятого (шестого ) триггера предназначено для установки триггера в нулевое состояние по приходу тактовых сигналов. 35Соединение выхода исправности первого (второго ).блока памяти с единичным входом второго (первого ) триггера предназначено для подачи сигнала установки триггера в единич ное состояние. при считывании исправ- . ной, т.е. неискаженной микрокоман-. ды первого (второго)блока памяти.Соединение нулевого выхода треть. его (четвертого ) триггера с втоРым 45 ( первым) элементом И предназначено для управления считыванием микро- команд из второго (первого ) блока памяти.Введение перечисленных элементов и связей позволяет обеспечить считывание микрокоманды по обратномуадресу при отказе основной микрокоманды по прямому адресу, а также осуществить реконфигурацию устройства для считывания отказавшей микрокоманды иэ противоположного блока памяти,где она может быть считана также как по прямому,таки обратному адресу, что позволяет предотвратить выдачу ошибочных микрокоманд на вы ход устройства и осуществлять выполнение операций по полному алгоритму. За счет этого повышается устойчивость устройства к отказам микрокоманд,65 На фиГ. 1 представлена функциональная схема предлагаемого микропрограммного устройства управления на фиг. 2 - функциональная схема блока памяти; на фиг. 3 " функциональная схема коммутатора.Устройство (фиг. 1) содержит шестой триггер 1, первый 2 и второй 3 коммутаторы, пятый триггер 4, второй 5 и первый 6 регистры, первый элементИ 7, первый 8 и второй 9 блоки элементов И-ИЛИ, второй зле мент И 10, первый 11 и второй 12 блоки памяти, первый 13 и второй 14 триггеры, третий 15 и четвертый 16 элементы И, третий 17 и четвертый 18 триггеры и группу элементов ИЛИ Ъ 9, единичные выходы 20 и 21 соответственно третьего и четвертого триггеров, нулевые входы 22 и 23 соответственно первого и второго триггеров, первый 24 и второй 25 тактовые входы устройства, нулевой выход 26 шестого триггера 1, вторуюгруппу 27 адресных входов устройства, группы выходов первого 28 и второго 29 коммутаторов, первую группу 30 адресных входов устройства, нулевой выход 31 пятого триггера 4, вторую группу 32 выходов регистра, первую группу 33 выходов второго регистра, первую группу 34 выходов первого регистра, вторую группу 35 выходов первого регистра, управляющий вход 36 считывания первого блока 11 памяти, группы 37 и 38 адресных входов первого и второго блоков памяти, считывающий вход 39 блока памяти выход 40 задержки импульса считывания первого блока 11 памяти, выход 41 неисправности первого блока памяти, выход 42 исправности первого блока памяти, группу 43 операционных выходов первого блока 11 . памяти, группы 44 и 45 адресных выходов первого 11 и второго 12 блоков памяти соответственно, группу 46 операционных выходов второго блока 12 памяти, выход 47 исправнос ти второго блока 12 памяти, выход 48 неисправности второго блока 12 памяти, выход 49 задержки импульса считывания второго блока 12 памяти нулевые выходы 50 и 51 третьего и четвертого триггеров соответственно, единичный 52 и нулевой 53 выходы первого триггера, группу 54 выходов устройства и единичный 55 и нулевой 56 выходы вТорого триггера.Блок памяти (фиг. 2) содержит накопитель 57, элемент 58 задержки, сумматор 59 по модулю два, элементы И 60 и 61, первую и вторую группы 62 и 63 элементов И, выход 64 разряда контроля на четность информации, считываемой из накопителя 57, групп 65 и 66 соответственно операционных и адресных выходов како"пителя 57.Коммутатор.(фиг. 3) содержитгруппу элементов И 67,1, 67,2,67.А, где А - разрядность кода адресамикрокоманды.5Триггер 1 (4 1 предназначен дляФиксации состояния микрокоманды,считанной из блока 11 (12) памятипо прямому или обратному адресу.Если микрокоманда не искажена, триггер находится и единичном состоянии,в противном случае - в нулевом.Коммутатор 2(3 ) предназначен дляуправления передачей адреса считываемой микрокоманды с регистра б (5 ),)на регистр 5 (6).Регистр 5 (6 ) предназначен дляхранения адреса микрокоманды до еесчитывания из блока 11 или 12 памяти. На группу 33 (34 ) выходов поступает прямой код адреса, а на группу 32 (35) выходов - обратный код.Элемент И 7 (10) предназначендля управления подачей импульсовсчитывания на вход 36 (39) считывания блока 11 (12 ) памяти с входа24 (25) устройства.Блок 8 ( 9 ) элементов И-ИЛИ предназначен для управления передачейпрямого либо обратного кода адресамикрокоманды с выхода регистра 5 (6)на группу адресных входов блока11 (12) памяти. При единичном сигнале на управляющем входе. передачапроисходит в прямом коде, а при нулевом сигнале - в обратном. З 5Блок 11 .(12) памяти предназначендля хранения микрокоманд и подачиих операционной части на группу43 (46 ) выходов, адресной части - нагруппу 44 (45) выходов при поступленин на вход 36 (39) импульса считывания, при считывании микрокоманды она проверяется на четность помодулю два, и в случае наличия искажений на выход 48 выдается единичный импульсный сигнал, на выходе42 (47) - нулевой сигнал, а выдачаинформации на группы 43 и 44 (45 и46) ныходов запрещается. Каждая микрокоманда н блоке записана дважды -по прямому и обратному адресам.Микрокоманду, записанную по прямомуадресу, называют основной, а по об"ратному адресу - резервной,Триггер 17 (18) предназначен дляфиксации состояния основных микрокоманд, считываемых из блока 11 (12)памяти. Если считанная основнаямикрокоманда искажена, триггер находится в единичном состоянии, вовсех остальных случаях - в нулевом. 60Триггер 13 (14) предназначендля Фиксации состояния резервной микрокоманды блока 11 (12) памяти. Еслирезернная микрокоманда искажена,триггер устанавливается в нулевое 65 состояние, во всех остальных случаях триггер находится в исходном единичном состоянии.Элемент И 15 (16) предиазначен.для управления подачей сигнала установки триггера в нулевое состояние.в случае наличия искажений в резервной микрокоманде.Группа 19 элементов ИЛИ предназначена для формирования сигналов микроопераций на группе выходов устройства,Накопитель 57 предназначен дляхранения и считывания записанных внем микрокоманд. При поступлении навход 36 (39 ) импульса считывания ипри наличии на группе адресных вхо-.дов 37 (38) кода адреса считываемоймикрокоманды на группе адресных выхо"дон 66 формируется код адреса сле-дующей микрокоманды, на группе вы-ходов 65 Формируется операционнаячасть считываемой микрокоманды, а навыход 64 подается разряд контроляна четность, дополняющий количествоединиц в коде микрокоманды до четного числа.Элемент 58 задержки предназначендля задержки импульса считывания навремя, равное длительности проверкимикрокоманды в узле контроля четности сумматора 59 по модулю два наотсутствие ошибок.Узел контроля на четность пред-,назначен для проверки кода считываемой микрокоманды на четность и пред-ставляет собой многоразрядный сум-матор по модулю два.Элемент И 60 предназначен дляуправления подачей сигнала отсутствияошибок в микрокоманде на выход 41(48) исправности блока памяти.Элемент И 61 предназначен дляуправления подачей сигнала наличияошибок в микрокоманде на выход 42(47) исправности блока памяти.Первая группа 62 элементов И предназйачена дпя управления передачей кодаадреса микрокоманды на группу адресных выходов 43 (46) блока 11 (12)памяти. Вторая группа 63 элементов И предназначена для управления передачей операционной части микрокоманды на группу операционных выходов блока памяти.Микропрограммное устройство управления может работать в нормальном режйме работы, н режиме отказа оснонной микрокоманды в одном блоке памяти, в режиме отказа основной и резервной микрокоманд в одном блоке памяти, а также в режиме отказа основной и резервной микрокоманд в одном блоке памяти и отказа соответствующей основной микрокомандой в другом блоке памяти.В исходном состоянии на входы24 и 25 устройства поступают пооче"редно тактовые импульсы, триггеры1, 4, 17 и 18 находятся в нулевомсостоянии, триггеры 13 и 14 - в единичном, на выходах исправности 42и 47 и неисправности 41 и 48 блоков11 и 12 памяти значение сигнала соответствует логическому нулю. В регистре 5 (б ) адреса записан адресочередной микрокоманды, подлежащей0реализации, Триггеры 1 и 18 (4 и 17)находятся. в нулевом состоянии, атриггер 13 (14) - в единичном, поэ-,тому они удерживают элемент И 7 (10)воткрытом состоянии. Триггеры 14 35(13) и 17 (18, находясь в нулевомсостоянии; обеспечивают передачупрямого кода адреса микрокоманды свыхода 33 (34) регистра 5 (б ) адреса на группу адресных входов блока . 2011 (12) памяти.В нормальном режиме работы по при"ходу тактового импульса на вход 24(25 ) происходит считывание микрокоманды из блока 11 (12 ) памяти по прямому коду адреса. Если в микрокоманде нет искажений, на группу 43 .,(46.)операционных выходов блока 11 (12)памяти подается операционная частьсчитанной микрокоманды, которая через блок 19 элементов ЙЛИ подаетсяна выход 54 устройства. Адреснаячасть считанной микрокоманды с группы 44 (45) адресных выходов поступает иа группу входов регистра б ( 5 )и записывается в него. 35Далее поступает тактовый импульсна вход 25 (24) устройства, по которому устройство продолжает работуаналогично опйсанному,При обнаружении искажения основной 40микрокоманды в одном из блоков памяти УСтройство переходит во второйрежим работы, в котором осуществля.ется считывание этой же микрокоманды, нопо обратному адресу (Резервной микрокоманды ), из этого же блокапамяти,Это осуществляется следующимобразом. При обнаружении искаженияосновной микрокоманды в одном из бла.ков памяти, например 11 (12), запрещается выдача информации на выходы 43 (16 ) и 44 (15) блока памяти, .а на выходе 41 (48) неисправностиблока 11 (121 памяти формируетсясигнал логической единицы, СигналЫна выходе 42 (47) исправности приэтом сохраняет значение логическогонуля. Сигнал неисправности, поступая одновременно с сигналом с выхода 40 (49) блока 11 (12), устанав- , 60ливает в единичное состояние триггер 17 (18, который закрывает элемент И 10 (7) и тем самым запрещаетпрохождение следующего тактовогоимпульса на вход 39 (36)считывания 65 блока 12 .(11 ) памяти и подготавливает к отпиранию элемент ИЛИ 19, а также разрешает передачу обратного кода адреса микрокоманды с выхода 32 (351 регистра 5 (6 ) через, блок 8 (9) элементов И-ИЛИ на группу 37 (381 адресных входов блока 11 (12) памяти. При поступлении тактового импульса на противоположный вход 25 (24) устройства схема остается в прежнем состоянии, так как элемент . И 10 (7 ) заперт. Далее -при поступле; нии очередного тактового импульса на вход 24 (25) происходит считывание резервной микрокоманды из блока 11 (12) памяти. Если резервнаямикроко" мандане искажена, ее операционная часть через группу 19 элементов ИЛИ подается на выход 54 устройства, а адрес следующей микрокоманды с группы адресных выходов поступает на входы регистра б (5)адреса.Эатем происходит возвращение схемы к режиму нормальной работы. Это происходит следующим образом. По окончании контроля микрокоманды на ,выходах 40 и 42 (49 и 47) блока 11 (12) памяти формируется единичный сигнал, а на выходе 41 ( 48 ) сигнал сохраняет нулевое значение, поскольку при этом на вход Д триггера 17 (18) поступает нулевой сигнал, а на вход К - единичный, этот триггер устанавливается в исходное нулевое состояние. При этом он отпирает элемент И 10 (7), тем самым давая возможность прохождению очередного тактового импульса с входа 24 ( 25) устройства на вход 39 (36)считыва- ния блока 12 (11)памяти, Одновременно запрещается подача обратного кода адреса микрокоманды с выхода 32 (35) регистра 5 (6.) кода адреса и разрешается поступление на группу 37 (381 адресных входов блока 11 (12) памяти прямого адреса микроко" манды с выхода 33 (34 1 регистра 5 ( б 1 адреса. Устройство переходйт в режим нормальной работы.Если же резервная микрокоманда, считанная из блока памяти, также оказывается искаженной, происходит перестройка устройства на считывание этой же микрокоманды с другого блока памяти, т,е. переход устройства в третий режим работы, Это происходит следующим образом. После выявления искажения резервной микро- команды в блоке 11 (12)памяти запрещается выдача информации его на выходах 4,3 (46 ) и 44 (45 ), а на выходе 41 (48)неисправности появляется сигнал логической, единицы, который через элемент И 15 (16) устанавливает триггер 13 (14 )в нулевое сос тояние. Переходя в нулевое состояние, триггер 13 (14) запирает элемент И 7 (10), запрещая тем самым считыванне микрокоманд с блока 11 (12)памяти, а также устанавливает триггер 4 (1 ) в единичное состояниетем саввам запирая элемент И 10 (71Коммутатор 3 (21 при этом подготавливается к отпиранию. Сигналом с 5выхода 40 (49) задержки импульсасчитывания блока 11 (121 памятитриггер 17 (18) устанавливается висходное нулевое состояние, вследствие чего подготавливается к отпиранию элемент И 10 ( 7 ), а блок 8 ( 9 )элементов И-ИЛИ разрешает прохождение прямого адреса с регистра 5 (б )на группу 37 (38) адресных входов.Элемент И 15 (16) при этом запирается. Далее по приходу тактовогоимпульса на вход 25 (24) устройствапроисходит передача прямого кодаадреса микрокоманды срегистра 5 ( 61.адреса через коммутатор 3 (2 ) на регистр б ( 5 ). Этот адрес через блок9 (8 ) элементов И-ИЛИпередаетсяна группу адресных входов блока12 (11) памяти,Затем при поступлении тактовогоимпульса на вход 24 (25) устройства триггер 4 ( 11 устанавливаетсяв исходное нулевое состояние, отпирая элемент 10 (7 ), что позволяет по приходу следующего тактовогоимпульса на вход 24 (25) устройства 30произвести считывание микрокомандыиз блока 12 (11)памяти. Если считанная при этом микрокоманда не искажена, происходит возврат к режимунормальной работы, Это .происходит 35следующим образом. С группы 45 (49)адресных выходов блока 12 (11)памяти адрес следующей мнкрокомандыпоступает на вход регистра 5 (6)адреса. С группы 46 (431 выходов 40сигналы микроопераций поступают через группу 19 элементов ИЛИ на выход 54 устройства, На выходе 47(49 ) исправности блока 12 (11) памяти формируется сигнал логическойединицы, который устанавливает триг;гер 13 (14) в исходное единичное.состояние, что позволяет устройст.ву вернуться к нормальному режимуработы. Это происходит вследствиетого, чтонаходясь в единичном состоянии, триггер 17 (18) отпираетэлеменг И 7 (10) и запирает коммутатор 3 (2 1,Если же основная микрокоманда,считанная в третьем режиме по прямому коду адреса из блока 12 (11)памяти, оказывается ошибочной, происходит считывание резервной микрокоманды по обратному адресу, т.е.переход к четвертому режиму работы 60устройства. Это происходит следующимобразом. При выявлении ошибочноймикрокомаиды запрещается выдача информации на группы адресных 45 (44)и операционных 46 (431 выходов65 Сигнал логической единицы с выхода48(41) неисправности блока 12 (11 1памяти устанавливает триггер 18 (17)в единичное состояние, тем савамподготавливая устройство для считывания микрокомаизы из блока 12 (111памяти по обратному адресу, В блоке9 ( 8 1 элементов И-ИЛИ запрещаетсяпрохождение прямого и разрешаетсяпрохождение обратного кода адресас выхода 35 (321 регистра б ( 5) адреса на адресный вход 38 (37) блока. Одновременно запирается элементИ 7 (10 ) и отпирается элемент И 16(151 , По приходу тактового импульса на вход 24 (25) устройства изменений в схеме не происходит. При поступлении же на вход 25 (24 ) устройства тактового импульса происходит считывание микрокомандн из блока 12 (11) памяти по обратному коду адреса, установившемуся на адресном входе 38 (37)блока. Если микрокоманда оказывается достоверной,сигналы микроопераций с группы 46 (43) выходов через блок 19 элементов ИЛИ поступают на выход 54 устройства. Адрес следующей микрокоманды при этом с группы 45 (44)адресныхвыходов блока 12 (11)памяти поступает на вход регистра 5 (6 )адреса. На выходе 47 (421 исправности блока 12 (111 памяти формируется сигнал логической единицы, который устанавливает триггер 13 (14 1 в исходное соСтояние:, благодаря чему отпирается элемент И 7 (10) и запирается коммутатор 3, Сигнал с выхода 49 (40) задержки импульса считывания блока 12 (111 памятиуста-навливает триггер 18 (17) в исходное нулевое состояние. При этом отпирается элемент И 7 (10), запрещается подача обратного кода адреса микрокоманды с выхода 35 (32 ) регистра б (51 и разрешается поступление на группу 38 (37) адресных входов блока 12 (11) памяти прямого адреса микрокоманды с выхода 34 (33) регистра 6 (5 ) адреса.устройство переходит в нормальный режим работы,Если же в четвертом режиме считанная резервная микрокоманда оказывается .ошибочной, устройства прекращает функционирование. Это происходит вследствие того, что сигналом неисправности, прошедшим с выхода 48 (41) блока 12 (11)через элемент И 16 (15 1, триггер 14 (13) устанавливается в нулевое состояние. Происходит запирание элементов 7 и 10, вследствие чего тактовые импульсы не могут поступать на управляющие входы блокоВ памяти.Применение изобретения позволяет проектировать микропрограммные устройства управления с повышенными показателями отказоустойчивости,