Устройство для контроля параметров

1. Устройство для контроля параметров, содержащее с первого по десятый элементы И, первый и второй счетчики импульсов, первый и второй триггеры, генератор импульсов, элемент И-НЕ, с первого по третий элементы ИЛИ, группу элементов И, первый и второй элементы НЕ, первый блок сравнения, выход генератора импульсов соединен с первым входом четвертого элемента И, второй вход которого подключен к выходу второго триггера, а выход - к счетному входу второго счетчика импульсов, выходы которого соединены с первыми входами группы элементов И, выход второго элемента ИЛИ соединен с входом сброса второго триггера, выходы пятого и шестого элементов И подключены соответственно к первому и второму входам первого элемента ИЛИ, выход второго элемента НЕ соединен с первым входом десятого элемента И, выходы восьмого и девятого элементов И подключены соответственно к первому и второму входам третьего элемента ИЛИ, отличающееся тем, что, с целью повышения контролепригодности устройства, оно содержит первый, второй и третий блоки коммутации, цифроаналоговый преобразователь, первый и второй блоки преобразования сигнала, второй блок сравнения, блок управления, блок формирования сигналов, первый информационный вход устройства соединен с первыми информационными входами первого и второго блоков коммутации, второй информационный вход устройства соединен со вторыми информационными входами первого и второго блоков коммутации, адресные входы первого блока коммутации подключены к выходам первой группы блока управления, адресные входы второго блока коммутации соединены с выходами второй группы блока управления, третьи информационные входы первого и второго блоков коммутации соединены с входом-выходом блока формирования сигналов, выход первого блока коммутации соединен с информационным входом первого блока преобразования сигнала, а выход второго блока коммутации - с первым информационным входом второго блока преобразования сигнала, выходы третьей группы блока управления соединены с первой группой установочных входов первого счетчика импульсов, с первым входом второго элемента И, с первой группой установочных входов второго счетчика импульсов, со вторыми входами группы элементов И, с первой группой информационных входов цифроаналогового преобразователя, с первыми входами восьмого и девятого элементов И, с адресными входами блока формирования сигнала, выходы четвертой группы блока управления соединены с управляющим входом первого счетчика импульсов, со вторым входом второго элемента И, с управляющим входом второго счетчика импульсов, с третьими входами группы элементов И, с первым входом третьего элемента И, с управляющим входом цифроаналогового преобразователя, с управляющими входами блока формирования сигналов, выходы пятой группы блока управления соединены со второй группой установочных входов первого и второго счетчиков импульсов, со второй группой информационных входов цифроаналогового преобразователя, с входами данных блока формирования сигналов, выходы шестой группы блока управления соединены с первыми входами пятого, шестого и седьмого элементов И, первый выход блока управления соединен с управляющим входом третьего блока коммутации, второй выход блока управления подключен к первому входу второго элемента ИЛИ, третий выход блока управления соединен с синхровходом второго триггера и с первым входом первого элемента И, четвертый выход блока управления подключен к входу запуска блока формирования сигналов, пятый выход блока управления соединен со вторым входом третьего элемента И, выход которого подключен к первому входу элемента И-НЕ, выход которого соединен со входом сброса второго триггера, выход первого элемента ИЛИ подключен ко второму входу первого элемента И, а через первый элемент НЕ ко второму входу элемента И-НЕ и к установочному входу второго триггера, выход первого элемента И соединен со счетным входом первого счетчика импульсов, выход которого подключен к установочному входу первого триггера, вход Сброс которого соединен с выходом второго элемента И, инверсный выход первого триггера подключен к третьему входу первого элемента И и ко второму входу второго элемента ИЛИ, выходы группы элементов И и выход третьего элемента ИЛИ соединены с входами блока управления, выходы цифроаналогового преобразователя подключены к первым входам первого и второго блоков сравнения, вторые входы первого блока сравнения соединены с выходами первого блока преобразования сигнала, а выход - со вторым входом пятого элемента И, со вторым входом восьмого элемента И и со входом второго элемента НЕ, вторые входы второго блока сравнения подключены к выходам второго блока преобразования сигнала, а выход - ко второму входу шестого элемента И, ко второму входу девятого элемента И и ко второму входу десятого элемента И, выход которого соединен со вторым входом седьмого элемента И, выходы данных блока формирования сигналов соединены с соответствующими входами блока управления, информационный вход-выход блока формирования сигналов соединен с информационным входом третьего блока коммутации, выход которого соединен с выходом устройства, выходы седьмой группы блока управления подключены к информационным входам группы первого блока преобразования сигнала, пятый выход блока управления соединен со вторым информационным входом второго блока преобразования сигнала, выход седьмого элемента И соединен с третьим входом первого элемента ИЛИ, выход третьего элемента ИЛИ соединен с соответствующим входом блока управления.
2. Устройство по п.1, отличающееся тем, что блок формирования сигналов содержит генератор импульсов, с первой по третью группы элементов ИЛИ, триггер, с первого по третий регистры, с первого по третий счетчики импульсов, интерполятор, узел оперативной памяти, с первого по четвертый элементы И, с первой по седьмую группы элементов И, элемент ИЛИ, адресные входы блока соединены соответственно с группой адресных входов первого регистра, с первым входом третьего элемента И, с группой адресных входов второго регистра, с одними входами третьей и четвертой групп элементов И, с группой адресных входов интерполятора, с группой адресных входов третьего регистра, с первым входом пятой группы элементов И, с первым входом седьмой группы элементов И, с первым входом элемента ИЛИ, управляющие входы блока соединены соответственно с группами управляющих входов первого, второго и третьего регистров, со вторым входом третьего элемента И, с группой управляющих входов интерполятора, с управляющим входом узла оперативной памяти, со вторыми входами седьмой и пятой групп элементов И, входы данных блока соединены соответственно с группами информационных входов первого, второго, третьего регистров, с группой информационных входов интерполятора, с группой информационных входов узла оперативной памяти, вход запуска блока соединен с первым входом первого элемента И, второй вход которого подключен к выходу генератора импульсов, выходы первого регистра соединены с одними входами первой и с другими входами второй групп элементов И, выходы первой группы элементов И подключены к первым входам первой группы элементов ИЛИ, вторые входы которых соединены с выходами третьей группы элементов И, а выходы - с установочными входами первого счетчика импульсов, счетный вход которого подключен к выходу второго элемента И, а выход - к входу сброса третьего триггера и к другому входу второй группы элементов И, выход третьего элемента И соединен с управляющими входами первого и второго счетчиков импульсов и с входом Сброс триггера, прямой выход которого подключен ко второму входу второго элемента И, к синхровходу интерполятора, к синхровходу узла оперативной памяти, к второму входу элемента ИЛИ, выход которого подключен к счетному входу третьего счетчика импульсов, выходы второго регистра подключены к одним входам третьей и к другим входам четвертой групп элементов И, выходы третьей группы элементов И соединены с первыми входами второй группы элементов ИЛИ, вторые входы которых подключены к выходам четвертой группы элементов И, а выходы - к установочным входам второго счетчика импульсов, счетный вход которого соединен с выходом четвертого элемента И, а выход - с установочным входом триггера и другим входом третьей группы элементов И, инверсный выход триггера подключен к первому входу четвертого элемента И, выходы третьего регистра соединены с первыми входами пятой и с другими входами шестой групп элементов И, выходы пятой группы элементов И подключены к первым входам третьей группы элементов ИЛИ, вторые входы которых соединены с выходами шестой группы элементов И, а выходы - с установочными входами третьего счетчика импульсов, выходы группы которого подключены к адресным входам узла оперативной памяти и к группе входов элементов И седьмой группы, а выход - к другому входу шестой группы элементов И, выходы узла оперативной памяти подключены к информационным входам интерполятора, выход которого является входом-выходом блока, выходы седьмой группы элементов И соединены с выходом блока, выход первого элемента И соединен со вторыми входами второго и четвертого элементов И.
3. Устройство по п. 1, отличающееся тем, что блок управления содержит генератор импульсов, управляющий вычислитель, первый и второй регистры, дешифратор, узел постоянной памяти, узел индикации, группу элементов И и клавиатуру, первый и второй выходы которой подключены к управляющим входам управляющего вычислителя и к входам сброса первого и второго регистров, выходы группы - к первым входам группы элементов И, выходы которых, входы блока, выходы первого регистра и узла постоянной памяти соединены с входной шиной данных управляющего вычислителя, шина управления которого является первой группой выходов блока и подключена к входу чтения узла постоянной памяти, ко вторым входам группы элементов И, к входам записи и чтения первого и записи второго регистров, выходная шина данных управляющего вычислителя является пятой группой выходов блока и подключена к информационным входам второго регистра, выходами соединенного с входами узла индикации, шина адреса управляющего вычислителя соединена с входами дешифратора, выходы группы которого являются третьей группой выходов блока, первый выход подключен к входу данных первого регистра, второй выход - к входу данных второго регистра, третий выход - к третьим входам группы элементов И, четвертый выход - к входу данных узла постоянной памяти, выходы первого регистра соединены соответственно с выходами блока с первого по пятый и с выходами групп блока первой, второй, шестой, седьмой и восьмой соответственно, выход генератора импульсов соединен с синхровходом управляющего вычислителя.