G06F 9/36 — G06F 9/36

Номер патента: 1417003

Опубликовано: 15.08.1988

Автор: Беляков

МПК: G06F 12/08, G06F 9/36

Метки: адресации, оперативной, памяти

...страницы памяти,)поступающий по шинам 5 З на вторые информационные входы блоков 16 памяти. Дешифраторы 10 всех блоков выборки производят опознание адреса А , и единичные сигналы с их вторых выходовподаются на информационные входы третьих триггеров 15. По сигналу признака обращения к устройству, поступающему на входы 7 блоков выборки и сних на синхровходы вторых 14 и третвих 15 триггеров, производится ихустановка соответственно в нулевое иединичное состояния. При этом единичный сигнал с прямых выходов третьихтриггеров 5 проходит на вторые входытретьих элементов И 19. Сигнал призсигнал с прямого выхода первого тригнака записи информации с входов 6 поступает ня первые входы третьих элементов И 9 и далее с их выходов на вхалы записи...

Номер патента: 1417004

Опубликовано: 15.08.1988

Авторы: Бойчук, Кужелюк, Лукенюк

МПК: G06F 9/36

Метки: адресации, оперативной, памяти

...страниц в каждом из блоков памяти определяется количествомстарших разрядов шины 1 адреса, заведенных на регистр 15 и элементИ 12, Например, если к ним подключено два разряда, то каждый из блоков 17 памяти разбит на четыре страницы,Устройство работает следующим образом.П р и м е р, Пусть каждый из блоков 17 памяти имеет 64 К байт памятии разбит на 4 стран 1. памяти, т,е,для адресации страницы используютсядва старших разряда шины адреса,Блок 4 памяти программ имеет 48 Кбайт памяти. Поле адресации условноделится на две зоны: первая составляет 48 К байт, вторая - остальные16 К байт.Если адрес требуемой ячейки находится в пределах первой зоны, т,е.хотя бы один из двух стерших резрддов кода адреса равен нулю, запрещающий...

Номер патента: 1418711

Опубликовано: 23.08.1988

Авторы: Есипов, Захаревич, Ситников

МПК: G06F 9/36

Метки: адресов, параллельного, формирования

...со значением максимального адреса, полученным путем суммирования на сумматоре 11 границы содержимого регистра 4 максимального индекса с начальным адресом, записанным иа ре,гистре 1 адреса.Если равенство не запиксировано ни одной из схем 6 сравнения, то сфор. мйрованные адреса параллельно выдаются группами 9 выходных элементов И на соответствующие адресные 32 выхо" ды устройства и выполняется следующий такт формирования адресов.В случае если выполнены все М тактов цикла формирования адресов, а сравнения (достижения граничного адреса) не произошло, то значение максимального адреса, сформированного в данном цикле и записанного в Н-й буферный регистр 10, загружается через группу 13 управляющих элементов И по информационному входу во...

Номер патента: 1418712

Опубликовано: 23.08.1988

Авторы: Макеев, Сапрыкин, Чирский, Шафран

МПК: G06F 9/36

Метки: адресации

...появится единичный потенциал, который поступив на инвертирующий вход элемента И 58, закрывает прохождение тактовых импульсов на вход считывания информации иэ регистра 61, одновременно разрешая перезапись состояния счетчика. Сигнал переноса поступает на выход 49 узла 39. Выход элемента И 58 соединен с выходом 48 узла 39. Импульс переноса из первого узла управления циклом попадает на вход 46 следующего узла управления циклом, в результате чего происходит сумми 1418712рование константы шага, записанной в регистр 61 этого узла, а счетчик 63 этого узла увеличит содержимое на единицу. После перезаписи счетчика 63 в первом узле управления циклом исчезнет сигнал переноса, поэтому следующий узел управления циклом отключается от сумматора 1 О, к...

Номер патента: 1442990

Опубликовано: 07.12.1988

Авторы: Бучнев, Горовой, Карпунин, Корнеев, Песоченко

МПК: G06F 9/36

Метки: адресации, памяти

...нулевого, а З 5 коммутатор 14 по сигналу записи, поступающему на его третий информационный вход, производит запись инфор-,мации в регистр маски, код которогопоступает на его пятый информацион ный вход с регистра б ресурсов (стар-шие 5 разрядов). После записи масокдля всех кубов памяти микропроцессорзаписывает во второй разряд регистраресурсов логический "0", при этом 45 коммутатор 14 пропускает коды адресакубов памяти, поступающие с регистров11 и 10 на его первый информационныйвход, и сигналы выборки куба памятии записи в кубы памяти, поступающие 50 соответственно на его второй и третийинформационные входы. Иэ замаскирот;ванного куба памяти возможно толькочтение информации. инвертора подается логическая поступает на тактовый вход...

Номер патента: 1472903

Опубликовано: 15.04.1989

Автор: Коновалов

МПК: G06F 9/36

Метки: адреса, модификации, сети, цифровой

...адресом Ъ,Ъ Ь , ши, образом. если разряды аа афизического адПри взаимодействии абонентов с реса узла сети тождественно равны цифровой сетью связи используется соответствующим разрядам ЬЬ Ь , многолинейный интерфейс, Это значит, логического. адреса абонента, что в целях повышения надежности свя" 35 Например, если при и3 выходной зи абонент имеет воэможность подклю- узел имеет адрес 011, то при ш = 4 читься к сети (к узлам сети) с помо-. этот узел может иметь четыре абонента щью нескольких абонентских линий - с адресами 1100; 1101; 1110; 1111. линий доступа.,В этом случае при отка В свою очередь., эти же абоненты могут зе какой-либо линии доступа или узла 40 быть подключены к другому выходному сети, к которому подключен абонент, узлу...

Номер патента: 1481760

Опубликовано: 23.05.1989

Авторы: Лозбенев, Пархоменко, Черняев

МПК: G06F 12/00, G06F 9/36

Метки: адресации, памяти

...третьем - 096 (РЕТ).Элемент И 6 необходим для того, чтобы отличить коды команд перехода от данных, которые могут иметь тот же код (команды сопровождаются сигналом М 1). Положительный импульс на выходе элемента И 6 по заднему фронту устанавливает триггер 8 в единичное состояние, положительный перепад через время, обусловленное элементом 7 задержки, появляется на первом входе элемента И 5, Время задержки элемента 7 подобрано так, что не происходит совпадения положительных уровней на выходе элемента 7 задержки и сигнала М 1 команды, во время которой произошло переключение (в нашем случае команды СА 11.). Далее микропроцессор выполняет действия, предписанные командой СА 1.1При приходе любой следующей команды сигнал первого машинного цикла...

Номер патента: 1501055

Опубликовано: 15.08.1989

Авторы: Бобкин, Бучнев, Горовой, Зимнович, Карпунин, Песоченко

МПК: G06F 9/36

Метки: адреса, динамического, преобразования

...резервируемых блоков и адресов резервныхблоков. Запись в блок 1 ассоциативной памяти ведется следующим образом,На вход 9 подается адрес резервируемого блока, код размера блока икод разрешения резервирования, навход 10 - код ядреса ячейки 13, покоторому разрешается запись в регистр14 адреса и размера резервируемогоблока и в регистр 15 адреса резерваэтой ячейки, На вход 11 подаетсяположительный импульс, по переднему 5 4Фронту которого адрес, код размераблока и код разрешения резервирования записываются в регистр 14 адреса и размера резервируемого блока,Затем на вход 9 подается адрес резервного блока, который заменяет резервируемый блок с адресом, хранящимся в регистре 14 ячейки 13, и навход 12 записи в регистр адреса резерва...

Номер патента: 1513447

Опубликовано: 07.10.1989

Авторы: Кошелев, Сидоров

МПК: G06F 12/00, G06F 9/36

Метки: адресации, стековой

...Если в удаляемом разряде име ется искомый признак, то формируется сигнал на втором выходе данных регистра 24 сдвига, который управляет передачей кода со счетчика 33 через "элементы И 19 и 21 на второй выход 32 50 блока 10 и формирует сигнал на первом выходе 31 блока 10. Код на выходе 32 используется для установки нового значения в регистре верхней позиции стека, а сигнал на выходе 31 сбрасывает.признаки в регистре 23 и используется для выполнения операции "Чтение" с новым значением верхней позиции стека. 47 При наличии сигнала "Сброс признака" (вход сброса 29 блока 10) вначале выполняются те же действия, что и по сигналу Чтение по признаку . Отличие состоит в том, что после того как обнаружен искомый признак, код со счетчика через...