Устройство динамического преобразования адреса

(191 04 С 06 БРЕТЕН ИСАНИ АВТОРСКОМ ЕТЕЛЬСТ ольЯ(54) УСТРОЙС ОБРАЗОВАНИЯ ДИНАМИЧЕСКОГО ПРСА 5 Ю 1 У ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ П 1 НТ СССР(56) Патент США Ф 3902 164,кл. 340-172.5, опублик. 1973,Авторское свидетельство ССУ 1022165, кл, С 06 Р 9/36, 1 етение относится к вычис -лительнои технике и может быть испзовано для управления резервом памти вычислительной системы. Цельюизобретения является сокращение объема аппаратуры при реализации функцийуправления Резервом памяти блокамипеременной длины. Поставленная цельдостигается тем, что в устройство,содержащее ассоциативную память 1,выходной регистр 5, введены дешифратор 2, элемент задержки 3 и М коммутаторов 4, где И - число адресныхтразрядов,что позволяет снизить необходимое число ячеек ассоциативнойпамяти при разервировании блоков переменной длины, 3 ил.3 150105Изобретение относится к вычислительной технике и может быть испольсов,В режиме преобразования адресов на входах 10 и 11 установлен низкий уровень сигнала, Адрес с входа 7 поступает на все ячейки 13 блока ассоциативной памяти 1, а его отдельные разряды - на соответствующие коммутаторы 4, В ячейках 13 блока 1 ассоциативной памяти в соответствии с кодами разрешения резервирования и размера блока дешифраторы 19 формируют сигналы разрешения сравнения соответствующего количества старших адресных линий входа 7 адреса устройства и содержимого адресных разрядов регистра 14 адреса и размера резервируемого блока. При резервировании отдельных ячеек памяти в разряды размера блока регистра 14 записывается нулевой код, при этом дешифратор 19 выдает сигналы разрешения сравнения на.все элементы равнения 16 ячейки 13 блока ассоциативной памяти 1. При резервировании блока памяти в разряды размера блока регистра 14 записывается код, при котором дешифратор 19 этой ячейки 13 выдает сигналы разрешения не на все элементы 16 сравнения, а на элементы 16 сравнения старших разрядов адреса, Количество элементов 16 сравнения, осуществляющих сравнение старших разрядов адреса, определяется кодом, записанным в разряды размера блока регистра 14. Таким образом, в соответствии с размером резервируемого блока сравниваются соответствующие адресные разряды на элементах 16 сравнения, Если ячейка или блок с данным адресом не резервируютзовано для управления резервом памяти вычислительной системы,Цель изобретения - сокращениеобъема аппаратуры при реализациифункций управления резервом памятиблоками переменной длины.На фиг. 1 изображена блок-схемаустройства динамического преобразования адреса; на фиг. 2 - блок-схемаблока ассоциативной памяти 1; нафиг. 3 - блок-схема дешифратора 2.Устройство динамического преобразования адреса содержит блок 1 ассоциативной памяти, дешифратор 2,элемент 3 задержки, группу иэ И одноразрядных коммутаторов 4 (где М -число адресных разрядов), выходной 20регистр 5, выход б адреса устройст.ва, вход 7 адреса, вход 8 "Строб записи", вход 9 данных, вход 10 выборки ячейки, вход 11 записи адреса ивход 12 записи адреса резерва, 25Блок 1 ассоциативной памяти обра-узуют ячейки 13 памяти, каждая из которых состоит из регистра адреса иразмера резервируемого блока 14, регистра 15 адреса резерва, группы изМ элементов 16 сравнения, группы изИ элементов И-НЕ 17 с открытым коллектором, бу)ерного элемента 18, дешифратора 19 и элемента И-НЕ 20. Дешифратор 2 содержит двоичныйдешифратор 21 и группу из И - 1 элементов ИПИ 22,Дешифратор 19 по структуре аналогичен дешифратору 2.Устройство динамического преобра-. 40зования адреса работает в двух режимах: программирования и преобразования адресов.В режиме программирования в блок1 ассоциативной памяти производится 45запись адресов блоков, подлежащихрезервированию, кодов размеров резервируемых блоков и адресов резервныхблоков. Запись в блок 1 ассоциативной памяти ведется следующим образом,На вход 9 подается адрес резервируемого блока, код размера блока икод разрешения резервирования, навход 10 - код ядреса ячейки 13, покоторому разрешается запись в регистр14 адреса и размера резервируемогоблока и в регистр 15 адреса резерваэтой ячейки, На вход 11 подаетсяположительный импульс, по переднему 5 4Фронту которого адрес, код размераблока и код разрешения резервирования записываются в регистр 14 адреса и размера резервируемого блока,Затем на вход 9 подается адрес резервного блока, который заменяет резервируемый блок с адресом, хранящимся в регистре 14 ячейки 13, и навход 12 записи в регистр адреса резерва подается положительный импульс,по переднему Фронту которого адресрезервного блока записывается в регистр адреса резерва 15. Аналогичнозаписываются адреса, коды размеровблоков, коды разрешения резервирования и адреса резервных блоков во всенеобходимые ячейки 13 блока ассоциативной памяти 1. После этого устройство готово к преобразованию адре1055 6 510 15 20 25 30 35 40 45 5 150 ся, в регистр 14 записывается нулевой код разрешения резервирования. Низкий уровень напряжения разряда разрешения резервирования регистра 14 блокирует прохождение сигнала признака опознания адреса блока с элементов И-НЕ 17 группы через элемент И-НЕ 20, блокируя выдачу адреса резерва из регистра 15, признака разрешения резервирования и кода размера блока через бу - ферный элемент 18. Если блок резервируется, то для разрядов, не подлежащих сравнению, дешифратор 19 формирует сигнал низкого уровня, запрещающий сравнение на элементах сравнения 16 группы, и блокирует участие этих элементов сравнения в формировании признака опознания адреса. Для разрядов, подлежащих сравнению на элементах 16 сравнения группы, дешифратор 19 формирует сигнал высокого уровня, разрешающий сравнение, Этот сигнал поступает на соответствующие элементы И-НЕ 17 группы, которые пропускают сигналы поразрядного сравнения с элементов 16 сравнения, При одновременном сравнении всех разрядов, подлежащих сравнению, на выходах соответствующих элементов сравнения 16 появляется низкий уровень сигнала. При этом на выходах элементов И-НЕ 17 группы формируется высокий уровень, который через элемент И-НЕ 20 разрешает выдачу из регистра адреса резерва 15 адрес резервного блока, а. через буферный элемент 18 - значение кодов размера блока и разрешения резервирования. Адрес резервного блока поступает из ячейки 13 блока 1 ассоциативной памяти на коммутаторы 4, а коды размера блока и признака разрешения резервирования - на дешифратор 2Дешифратор 2 аналогично дешифратору 19 определяет, какие разряды адреса нужно заменять на разряды адреса резерва, а коммутаторы 4 производят эту замену, Адрес резерва с выхода коммутатора записывается в выходной регистр 5 по сигналу строб адреса с входа 8 устройства, задержанному элементом задержки 3 на время,необходимое для формирования адресаблоком 1 ассоциативной памяти, дешифратором 2 и коммутаторами 4, С выходарегистра 5 адрес резервного блокапоступает на выход 6 адреса устройства, С поступлением нового адресана вход 7 адреса устройства циклповторяется. Формула из обретения Устройство динамического преобразования адреса, содержащее блок ассоциативной памяти, выходной регистр,выход которого является выходом адреса устройства, вход блока ассоциативной памяти является входом адреса устройства, о т л и ч а ю щ е е -с я тем, что, с целью сокращенияобъема аппаратуры при реализациифункций управления резервом памятиблоками переменной длины, в неговведены дешифратор, И коммутаторов(М - число адресных разрядов), элемент задержки, вход которого является входом строб-записи устройства,выход элемента задержки подключен квходу разрешения записи выходногорегистра, входы разрядов с первогопо И-й которого подключены к выходамсоответствующих коммутаторов с первого по И-й, вход разрешения коммутации каждого из которых подключен квыходу дешифратора, первый и второйвходы которого подключены соответственно к выходам "Размер блока" и"Разрешение резервирования блокаассоциативной памяти", вход данных,вход выборки ячейки, вход записиадреса и вход записи адреса резервакоторого являются соответствующимивходами. устройства, выход блока ассоциативной памяти поразрядно подключенк первым информационным входам коммутаторов, вторые информационныевходы которых являются входами адреса устройства,