Патенты с меткой «дискретно-аналоговая»

Номер патента: 444316

Опубликовано: 25.09.1974

Авторы: Басин, Шевчук

МПК: H03K 5/159

Метки: дискретно-аналоговая, задержки, линия, многоканальная, суммирующая

...импульсов последовательности 1/, на половину периода. 25Линия задержки работает следующим образом.В первый момент времени 1, (см. фиг. 3) импульсом последовательности У, открываются ключи 1,3,5,7,8, 10, 12, 30Импульсом последовательности Ъ открываются ключи 13, 15, 19, 21, коммутирующие запоминающие конденсаторы 23, 25, 29, 31. В этот момент на выходах ключей 1, 3, 5, 8, 3510 появляются (соответственно) выборочныезначения сигналов Эти напряжения запоминаются на конденсаторах 23, 25, 27, 29, 31, На выходах ключей 7и 12 напряжения нет, так как на конденсаторах 35 и 37 не было записи выборочных значений сигналов. В этот момент выборочноезначение последнего сигнала У, поступает 45в сумматор 43,В следующий момент 1, открываются ключи 2, 9, 4,...

Номер патента: 450315

Опубликовано: 15.11.1974

Авторы: Галкина, Зубенко, Мироненко, Панасюк, Прицкер

МПК: H03H 7/30

Метки: дискретно-аналоговая, задержки, линия

...ЯЧЕЕК 1-Фе КЛЮЧЕЙ 5 Иб записи, ключей 7 и 8 считывания и блока управления 9. Запоминающие ячейки 1-4 состоят из ключей 10-13 и запоминающих емкостей 14-17. Ячей " ки 1-4 соединены в две группы, содержащие равное количество ячеек.Группа четных ячеек соединена со входом устройства через ключ 5си и с выходом - через ключ 7считывания. Группа нечетных ячеек соединена со входом через ключ б записи и с выходом - через ключ 8 считывания. Входы управления всех ключей соединены с блокои управле ния 9. Входы управления ключей 5, 8 и б,7 записи и считывания попарно соединены между собой.Каждый из ключей 10-13 в течение цикла работы откривается на врвия, 1 о равное двум тактам квантования,при этоц время,открывания ключей двух смежных ячеек...

Номер патента: 665393

Опубликовано: 30.05.1979

Авторы: Мулеванов, Осипенко, Родзин

МПК: H03H 7/30

Метки: дискретно-аналоговая, задержки, линия

...входами соответственно ячеек 5-2 - 5-п, объединенными с сигнальными входами ячеек 6-2 - б-л.Третий выход блока 12 соединен с первыми управляющими входами ячеек 5-1 - 5-и и четвертыми управляющими входами ячеек 6-1 - 6-и; четвертый выход блока 12 соединен с вторыми управляющими входами ячеек 5-1 - 5-п и третьими управляющими входами ячеек 6-1 - 6-и; пятый выход блока 12 соединен с третьими управляющими входами ячеек 5-1 - 5-п и первыми управляющими входами ячеек 6-1 - 6-и; шестой выход блока 12 соединен с четвертыми управляющими входами ячеек 5-1 - 5-л и вторыми управляющими входами ячеек 6-1 - 6-п.Линия задержки работает следующим образом.Входной сигнал (1) через вход 1 и блок 2, в котором оц преобразуется в ступенчатую функцию(КЛ...

Номер патента: 930583

Опубликовано: 23.05.1982

Автор: Лобанов

МПК: H03H 7/30

Метки: дискретно-аналоговая, задержки, линия

...входы всех ключей записи соединены между собой.На Фиг, 1 приведена функциональная электрическая схема дискретноаналоговой линии задержки с отводами; на фиг. 2 -.диаграммы, поясняющие работу устройства.Линия задержки (фиг.) содержитключи записи 1-1-1-п, устройствоуправления 2, запоминающие конденсаторы 3-1-3-п, ключи считывания 4-1 --4-п, операционный усилитель 5, ключи восстановления 6-1-6-п, конденсаторы хранения 7-1-7-п, операционныеусилители 8-1-.8-п; выходы которыхявляются выходами линии задержки.Вход соединен с входами ключейзаписи 1-1"1-и, выходы которых соединены с входами. конденсаторов хранения 3-1-3-и и входами ключей считывания 4"1-4-и соответственно. Выходы конденсаторов 3-1-3-и соединены с общей шиной. Выходы ключей...

Номер патента: 1115230

Опубликовано: 23.09.1984

Автор: Кешишян

МПК: H03K 17/28

Метки: дискретно-аналоговая, задержки, линия

...и первый управляющий вход блока преобразования подключены к первому выходу триггера, а управляющие вхбды ключей записи четных запоминающих ячеек, ключей считывания нечетных запоминающих ячеек, а также управляющие входы третьего и четвертого ключей дополнительных запоминающих ячеек и второй управляющий вход блока преобразования подключены к второму выходу триггера, вход которого подключен к выходу генератора тактовых импульсов.Кроме того, блок преобразования содержит операционный усилитель, вы.ход которого является выходом блока преобразования, а неинвертирующий вход соединен с общей шиной, и две идентичные запоминающие ячейки, первая из которых включена между входом блока преобразования и инвертирующим входом операционного усилителя, а...

Номер патента: 1319249

Опубликовано: 23.06.1987

Авторы: Балякин, Родзивилов

МПК: H03H 17/00

Метки: дискретно-аналоговая, задержки, заряда, линия, переносом, приборах

...16 линии задержки.Устройство работает следующим образом.Входной сигнал поступает на первый вход сумматора 1, на второй вход которого подается постоянное напряжение с выхода интегратора 6. Входным сигналом интегратора 6 является выходное напряжение вычитателя 5, на входы которого подаются постоянные напряжения с выхода первого буферного повторителя 10 и с выхода второго буферного повторителя 11. Генератор 2 и инвертор 3 тактовых импульсов управляют работой ключей 7, 17, , и 8, 9, соответственно, обеспечивая сдвиг отсчетов входного сигнала сумматора вдоль каскадов линии задержки, Таким образом, задержка сигнала в линии равна Тз==У/ где , - частота повторения импульсов генератора.Аналоговые ключи выполняются в виде параллельно...

Номер патента: 1378687

Опубликовано: 15.11.1994

Авторы: Майоров, Плешков, Попов

МПК: G11C 27/02

Метки: дискретно-аналоговая, задержки, линия

ДИСКРЕТНО-АНАЛОГОВАЯ ЛИНИЯ ЗАДЕРЖКИ, содержащая соединенные последовательно элементы аналоговой памяти, управляющие входы четных элементов аналоговой памяти подключены к прямому выходу генератора тактовых импульсов, к инверсному выходу которого подключены управляющие входы нечетных элементов аналоговой памяти, отличающаяся тем, что, с целью повышения точности линии задержки, в нее введены дифференциальный усилитель, интегратор и сумматор, первый вход которого является входом устройства, второй вход соединен с выходом интегратора и инвертирующим входом дифференциального усилителя, неинвертирующий вход которого соединен с входом интегратора и выходом последнего элемента аналоговой памяти, вход первого элемента аналоговой памяти соединен с...