Дискретно-аналоговая линия задержки

11,665393 ОП ИСАН И Е ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик)М Н ОЗН 7/30 Н ОЗК 17/2 и М с присоединением заявПриоритет ударственный комитет 3) СССР по делам изобретений и открытий(43) Опубликовано 30.05.79, Бюллетень20 1.374 88.8) 3) 45) Дата опубликования сания 30.05,79 Авторыизобретени А. В. Мулеванов инический институт и Родзин В. Г, Осип Таганрогский радио 1) Заявите лмыкова СКРЕТНО-АНАЛОГОВАЯ ЛИНИЯ ЗАДЕРЖКИ Изобретение относится к области радиотехники и может найти применение для запоминания и задержки мгновенных значений сигнала.Известная дискретно-аналоговая линия задержки, содержащая запоминающие конденсаторы, ключи и вспомогательные элементы, имеет недостаточное быстродействие Ц.Наиболее близким техническим решением к изобретению является дискретно-аналоговая линия задержки, содержащая блок управления, ключи записи и считывания и запоминающие ячейки, состоящие из ключа и запоминающего конденсатора 21.Эта линия также недостаточно быстро- действенна и имеет ограниченные функциональные возможности, обусловленные относительно большим временем заряда и разряда накопительного конденсатора каждой запоминающей ячейки и отсутствием отводов в линии задержки.Целью изобретения является повышение быстродействия и расширение функциональных возможностей линии,Для этого в дискретно-аналоговую линию задержки, содержащую блок управления, ключи записи и считывания и запоминающие ячейки, состоящие из ключа и запоминающего конденсатора, введены блок преобразования, операционные усилители, подключенные между выходами и входами запоминающих звеньев, образованных из двух параллельно включенных четных и 5 нечетных запоминающих ячеек, каждая изкоторых состоит из ключа записи, сигнальный вход которого является входом ячейки, ключа считывания, выход которого является выходом ячейки, и параллельно соеди пенных запоминающего конденсатора иключа, выход которых подключен к общей шине, а вход - к выходу ключа записи и входу ключа считывания, при этом блок преобразования подключен своим сигнальным входом к источнику сигналов, выходом - к входу первого запоминающего звена, дополнительным входом - к нулевому отводу и управляющими входами - к дополнительным выходам блока управле ния, а дополнительные выходы всех операционных усилителей - к соответствующим отводам линии задержки, управляющие входы ключей четных и нечетных запоминающих ячеек подсоединены соответственно к третьему и первому выходам блока управления, управляющие входы ключей записи четных и нечетных запоминающих ячеек - соответственно к четвертому и второму выходам блока управления, управля ющие входы ключей считывания четныхзапоминающих ячеек - к первому и второму выходам блока управления, управляющие входы ключей считывания нечетных запоминающих ячеек - к третьему и четвертому выходам блока управления.На чертеже приведена схема линии задержки.Дискретно-аналоговая линия задержки содержит вход 1 для подключения источника сигналов, блок 2 преобразования, операционные усилители 3-1 - З-п, запоминающие звенья 4-1 - 4-п, каждое из которых включает нечетные запомица 7 ощие ячейки 5-1 - 5-п ц четные запоминающие ячейки 6-1 - 6-п соответственно. Каждая из запоминающих ячеек 5-1 - 5-л и 6-1 - 6-л содержит запоминающий конденсатор 7, ключ 8, ключ 9 записи и ключ 10 считывания. Выход ключа 9 соединен со входом ключа 10 и входом ключа 8, связанным с выходом ключа 8 и общей шиной через конденсатор 7, сигнальный вход ключа 9, управляющий вход ключей 8 и 9 и первый и второй управляющие входы ключа 10, а также выход ключа 10 являются соответственно сигнальным входом, первым, вторым, третьим и чствсртым управляющими входами и выходами каждой из ячеек 5-1 5-п и 6-1 - 6-п, отводы 11-1 - 11-(п+1) и блок 12 управления.Вход 1 соединен с сигнальным входом блока 2, управляющие входы которого соединены с первым и вторым выходами блока 12, первый выход - с отводом 11-1, а второй выход - с сигнальными входамц ячеек 5-1 и 6-1, выходы ячеек 5-1 - 5-п объединены соответственно с выходами ячеек 6-1 - 6-и и подключены к входам усилителей 3-1 - З-п, первые выходы которых соединены соответственно с отводами 11-2 - 11-(и+1). Вторые выходы усилителей 3-1 - 3-п соединены с сигнальными входами соответственно ячеек 5-2 - 5-п, объединенными с сигнальными входами ячеек 6-2 - б-л.Третий выход блока 12 соединен с первыми управляющими входами ячеек 5-1 - 5-и и четвертыми управляющими входами ячеек 6-1 - 6-и; четвертый выход блока 12 соединен с вторыми управляющими входами ячеек 5-1 - 5-п и третьими управляющими входами ячеек 6-1 - 6-и; пятый выход блока 12 соединен с третьими управляющими входами ячеек 5-1 - 5-п и первыми управляющими входами ячеек 6-1 - 6-и; шестой выход блока 12 соединен с четвертыми управляющими входами ячеек 5-1 - 5-л и вторыми управляющими входами ячеек 6-1 - 6-п.Линия задержки работает следующим образом.Входной сигнал (1) через вход 1 и блок 2, в котором оц преобразуется в ступенчатую функцию(КЛ 1) = (1) с шагом ступеньки Л 1, определяемым теоремой отсче 5 10 15 20 25 30 35 40 45 50 55 60 65 тов Котс,ь)ц 1 еова, поступает па сигнальныеьходы яческ 5-1 и 6-1 и на отвод 11-1 линиизадержки,Для примера рассмотрим работу первогозапоминающего звена, так как работа всехостальных звеньев аналогична,В начальный момент 1 о канальный импульс, снимаемый с третьего выхода блока12, открывает на время М, где Л 1=/Мключ 8 ячейки 5-1 для разряда запоминающего конденсатора 7 и ключ 10 ячейки 6-1считывания для разряда запоминающегоконденсатора 7 ячейки 6-1 через большоесопротивление операционного усилителя3-1, с выхода которого напряжение поступает непосредственно ца сигнальный входзвена 4-2 и ца отвод 11-2 линии задержки,В следующий момент 1 о+Л 1 канальныйимпульс, снимаемый с четвертого выходаблока 12, открывает на время М ключ 9ячейки 5-1 для заряда запоминающего конденсатора 7 ячейки 5-1 через его малое сопротивление и малое выходное сопротивление блока 2 преобразования и ключ 10ячейки 6-1 для продолжения разряда запоминающего конденсатора 7 ячейки 6-1 через большое сопротивление операционногоусилителя 3-1,В момент 1 о+2 М канальный импульс,снимаемый с пятого выхода блока 12, открывает на время Ю ключ 8 ячейки 6-1для разряда запоминающего конденсатора7 ячейки 6-1 через ключ 10 ячейки 5-1 дляразряда запоминающего конденсатора 7ячейки 5-1 через большое сопротивлениеоперационного усилителя 3-1, с выходов которого напряжение поступает непосредственно на сигнальные входы ячеек 5-2 и 6-2запоминающего звена 4-2 и на отвод 11-2линии задержки.В момент времени 1 о+ ЗЫ=о+ Я+ Мканальный импульс, снимаемый с шестоговыхода блока 12 открывает на время Мключ 9 ячейки 6-1 для заряда запоминаю 7 цего конденсатора 7 ячейки 6-1 через малое выходное сопротивление блока 2 иключ 10 ячейки 5-1 для продолжения разряда запоминающего конденсатора 7 ячейки 5-1, для продолжения разряда запоминающего конденсатора 7 ячейки 5-1 черезбольшое сопротивление операционного усилителя 3-1. В результате этого на отводе11-2 будет образовано напряжениеЯ (К - 1) Ы =- Лф представляющее собойступенчатую функцию, задержанную на интервал Ж.В момент врсмени 1 о+4 М процессы повторяются в соответствии с описанным.Формула изобретенияДискретно-аналоговая линия задержки,содержащая блок управления, ключи записи и считывания и запоминающие ячейки,состоящие из ключа и запоминающего конденсатора, отличающаяся тем, что, с5целью повышения быстродействия и расширения функциональных возможностей, в нее введены блок преобразования, операционные усилители, подключенные между выходами и входами запоминающих звеньев, 5 образованных из двух параллельно включенных четных и нечетных запоминающих ячеек, каждая из которых состоит из ключа записи, сигнальный вход которого является входом ячейки, ключа считывания, 1 О выход которого является выходом ячейки, и параллельно соединенных запоминающего конденсатора и ключа, выход которых подключен к общей шине, а вход - к выходу ключа записи и входу ключа считывания, 15 при этом блок преобразования подключен своим сигналом входом к источнику сигналов, выходом - к входу первого запоминающего звена, дополнительным выходом - к нулевому отводу линии задерж ки и управляющими входами - к дополнительным выходам блока управления, а 6дополнительные выходы всех операционных усилителей - к соответствующим отводам линии задержки, управляющие входы ключей четных и нечетных запоминающих ячеек подсоединены соответственно к третьему и первому выходам блока управления, управляющие входы ключей записи четных и нечетных запоминающих ячеек - соответственно к четвертому и второму выходам блока управления, управляющие входы ключей считывания четных запоминающих ячеек - к первому и второму выходам блока управления, управляющие входы ключей считывания нечетных запоминающих ячеек - к третьему и четвертому выходам блока управления.Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР369693, кл, Н ОЗН 17/28, 1971,2. Авторское свидетельство СССР450315, кл. Н ОЗН 7/30, 1974.Заказ 835/4 Изд.344 Тирак 1059 Подписное НПО Государственного комитета СССР по делам изобретений и открытий 113035, Москва, К, Раушская иаб., д. 4/5 Типография, пр, Сапунова, 2