Дискретно-аналоговая линия задержки

СОЮЗ СОВЕТСКИХ .СОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 09 6) А З(50 Н 03 К 17/28 ОПИСАНИЕ ИЗОБВЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Иинский радиотехнический институт(56) 1. Авторское свидетельство СССР В 420095, кл. Н 03 Н 7/30, 12.06.82.2. Авторское свидетельство СССР Р 665393, кл, Н 03 Н 7/30,Н 03 К 17-28, 06.12.76.(54)(57) 1. ДИСКРЕТНО-АНАЛОГОВАЯ ЛИНИЯ ЗАДЕРЖКИ, содержащая генератортактовых импульсов триггера, блокпреобразования, включенный между источником сигнала и входом первого запоминающего звена, запоминающиезвенья, образованные из двух параллельно включенных нечетных и четных запоминающих ячеек, каждая из которыхсодержит ключ записи и ключ считывания, соединенные с одной пластинойнакопительного конденсатора, такжеоперационные усилители, подключенныемежду выходами и входами запоминающих звеньев, о т л и ч а ю щ а я с ятем, что, с целью повышения точности,в нее введены вторые ключи записии вторые ключи считывания, входящиев нечетные и четные запоминающиеячейки, а также дополнительные запоминающие ячейки, включенные своимивходами на инвертирующие входы соответствующих операционных усилителей,неинвертирующие входы которых соединены с общей шиной, а своими выходами - не выходами соответствующихоперационных усилителей, причем накопительные конденсаторы дополнительных запоминающих. ячеек подключенысвоими пластинами с одной стороны кодним выводам первого и третьего ключей и с другой стороны - к одним вы- .водам второго и четвертого ключейдополнительной запоминающей ячейки,причем другие выводы первого и четвертого ключей объединены вместе иобразуют вход дополнительной запоминающей ячейки, а другие выводы второго и третьего ключей объединенывместе и образуют выход дополнительной запоминающей ячейки, при этомвторой дополнительный ключ считывания в нечетной и в четной запоминаю.щих ячейках одним своим выводом подключен к второй пластине накопительного конденсатора, а другой его вывод является выходом запоминающей,ячейки и подключен к инвертирующемувходу операционного усилителя, второйключ записи в нечетной и в четнойзапоминающих ячейках одним выводомподключен также к второй пластине накопительного конденсатора, а другим выводом - к общей шине, управляющие входы ключей записи нечетныхзапоминающих ячеек и ключей считывания четных запоминающих ячеек, атакже управляющие входы первого ивторого ключей дополнительных запоминающих ячеек и первый управляющийвход блока преобразования подключенык первому выходу триггера, а управляющие входы ключей записи четныхзапоминающих ячеек ключей считываниянечетных запоминающих ячеек, в такжеуправляющие входы третьего и четвертого ключей дополнительных запоминающих ячеек и .второй управляющий1115230 вход блока преобразования подключенык второму выходу триггера, вход коо.рого подключен к выходу генераторатактовых импульсов. 2. Линия задержки по п. 1, о тл и ч а ю щ а я с я тем, что блок преобразования содержит операционный усилитель, выход которого является выходом блока преобразования, а неинвертирующий вход соединен с общей шиной, и две идентичные запоминающие ячейки, первая из которых включена между входом блока преобразования и инвертирующим входом операционного усилителя, а вторая - между инвертирующим входом операционного усилителя и его выходом, причем каждая запоминающая ячейка содержит четыре ключа и накопительный конденфИзобретение относится к радиотехнике и может найти применение для запоминания и задержки мгновенных значений сигнала.Известна линия задержки, состоя щая из последовательно соединенных 1ячеек, каждая из которых содержит операционный усилитель, подключенный выходом к входу ключа, выход которо- го соединен с одной из пластин на копительного конденсатора, а управляющий вход подключен к блоку управ ления 13.Недостатком этого устройства является невысокая его точность. 15 Наиболее близким по технической сущности к изобретению является дискретно-аналоговая линия задержки, содержащая блок управления, ключи 20 записи и считывания, запоминающие ячейки, состоящие из ключа и запоминающего конденсатора, блок преобразования, операционные усилители, подключенные между выходами и входа ми запоминающих звеньев, образованных из двух параллельно включенных четных и нечетных запоминающих ячеек, каждая из которых состоит иэ ключа записи, сигнальвый вход которого является 30 входом ячейки, ключа считывания, высатор, подключенный своими пластинами с одной стороны к одним выводампервого и третьего .лючей и с другой стороны - к одним выводам второго и четвертого ключей, другие выводы первого и четвертого ключей в каждой ячейке объединены вместе иобразуют вход соответствующей запоминающей ячейки, а другие выводы второго и третьего ключей в каждойячейке объединены и образуют выходсоответствующей запоминающей ячейки,управляющие входы первых и вторых ключей запоминающих ячеек объединеныи подключены к первому управляющему входу блока преобразования, а объеди.ненные управляющие входы третьих и четвертых ключей запоминающих ячеекподключены к его второму управляющемувходу. ход которого является выходом ячейки,параллельно соединенных запоминающего конденсатора и разрядного ключа,выход которых подключен к общей шине,вход - к выходу ключа записи и входуключа считывания, при этом блок преобразования подключен своим сигнальным входом к источнику сигналов, выходом - к входу первого запоминающего звена, дополнительным выходом - кнулевому отводу линии задержки иуправляющими входами - к дополнительным выходам блока управления,а дополнительные выходы всех операционных усилителей - к соответствующим отводам линии задержки, управляющие входы разрядных ключей четныхи нечетных запоминающих ячеек подключены соответственно к третьемуи первому выходам блока управления,управляющие входы ключей записи чет-ных и нечетных запоминающих ячеек -соответственно к четвертому и к второму выходам блока управления, управляющие входы ключей считываниячетных запоминающих ячеек - к первому и второму выходам блока управления, управляющие входы ключей считывания нечетных запоминающих ячеек .к третьему и четвертому выходам блока управления, триггер 21.Однако известная линия задержки отличается сложностью управления и невысокой точностью. Так, коэффициент усиления операционных усилителей, равный единице, необходимый для точной передачи сигнала, может быть достигнут только путем введения глубокой отрицательной обратной связи операционного усилителя. Но в этом случае очень сильно сказывается 10 дрейф нуля операционного усилителя, который существенно влияет на точность устройства. Кроме того, настрой ка нужного коэффициента усиления при этом отсутствует, причем последний 15 не может быть больше единицы. Это приводит к затуханию амплитуды сигнала по мере его продвижения по линии за счет токов утечек конденсаторов и падений напряжений на ключе. 20 вых элементах. Кроме того, на точность работы устройства существенно влияет многофазность управляющих выходов (их шесть), а это соответственно приводит не только к снижению 25 точности, но и к сложности схемного . решения блока управления, так как блок управления кроме генератора тактовых импульсов и триггера содержит дополнительные блоки. 30Цель изобретения - повышение точности работы линии задержки.Поставленная цель достигается тем, что в дискретно-аналоговую линию задержки, содержащую генератор . 35 тактовых импульсов, триггер, блок преобразования, включенный между источником сигнала и входом первого запоминающего звена, запоминающие звенья, образованные из двух парал лельно включенных нечетных и четных запоминающих ячеек, каждая иэ которых содержит ключ записи и ключсчитывания, соединенные с одной пластиной накопительного конденсатора, 45 также операционные усилители, подключенные между выходами и входами запоминающих звеньев, введены вторые ключи записи и вторые ключи считывания, входящие в нечетные и четные 50 запоминающие ячейки, а также дополнительные запоминающие ячейки, включенные своими входами на инвертирующие входы соответствующих операционных усилителей, неинвертирующие вхо ды которых соединены с общей шиной, а своими выходами - с выходами соответствующих, операционных усилителей,причем накопительные конденсаторы дополнительных запоминающих ячеек подключены своими пластинами с одной стороны к одним выводам первого и третьего ключей и с другой стороны - к одним выводам второго и четвертого ключей дополнительной запоминающей ячейки, причем другие выводы первого и четвертого ключей объединены вместе и образуют вход дополнительной запоминающей ячейки, а другие выводы второго и третьего ключей объединены вместе и образуют выход дополнительной запоминающей ячейки, при этом второй дополнительный ключ считывания в нечетной и в четной запоМинающих ячейках одним своим выводом подключен к второй пластине накопительного конденсатора, а другой его вывод является выходом запоминающей ячейки и подключен к инвертирующему входу операционного усилителя, второй ключ записи в нечетной и в четной запоминающих ячейках одним выводом подключен также к второй пластине накопительного конденсатора, а другим выводом - к общей шине, уп.равляющие входы ключей записи нечетных запоминающих ячеек и ключей считывания четных запоминающих ячеек. а также управляющие входы первого и второго ключей дополнительных запоминающих ячеек и первый управляющий вход блока преобразования подключены к первому выходу триггера, а управляющие вхбды ключей записи четных запоминающих ячеек, ключей считывания нечетных запоминающих ячеек, а также управляющие входы третьего и четвертого ключей дополнительных запоминающих ячеек и второй управляющий вход блока преобразования подключены к второму выходу триггера, вход которого подключен к выходу генератора тактовых импульсов.Кроме того, блок преобразования содержит операционный усилитель, вы.ход которого является выходом блока преобразования, а неинвертирующий вход соединен с общей шиной, и две идентичные запоминающие ячейки, первая из которых включена между входом блока преобразования и инвертирующим входом операционного усилителя, а вторая - между инвертирующим входом операционного усилителя и его выходом, причем каждая запоминающая ячейка содержит четыре ключа и на 111523020 ячеики, 55Каждое из запоминающих звеньев 16-1 - 16-И включает в себя операционный усилитель 17, нечетную эапо 1 копительный конденсатор, подключенный своими пластинами с одной стороны к одним выводам первого и третьего ключей и с другой стороны - к одним выводам второго и четвертого ключей, 5 другие выводы первого и четвертого ключей в каждой ячейке объединены вместе и образуют вход соответствующей запоминающей ячейки, а другие выводы второго и третьего ключей в каждои ячейке объединены и образуют выход соответствующей запоминающей ячейки, управляющие входы первых и вторых ключей запоминающих ячеек объединены и подключены к первому 15 управляющему входу блока преобразования, а объединенные управляющие входы третьих и четвертых ключей запоминающих ячеек подключены к его второму управляющему входу.На чертеже приведена схема предлагаемой дискретно-аналоговой линии задержки.Дискретно-аналоговая линия задерж. ки содержит вход 1 для подключения источника сигналов, блок 2 преобразования, содержащий операционный уси. литель 3, неинвертирующий вход которого подключен к общей шине, запоминающую ячейку 4, включенную между 30 входом 1 линии задержки и инвертирующим входом операционного усилителя 3, и запоминающую ячейку 5, включенную между инвертирующим входом операционного усилителя 3 и его выходом. Две идентичные запоминающие ячейки 4 и 5 содержат соответственно накопительные конденсаторы 6 и 7, первые 8 и 9, вторые 10 и 11, третьи 12 и 13 и четвертые 14 и 15 ключи. На копительные конденсаторы 6 и 7 подключены соответственно между объединенными одними выводами первых 8 и 9 и третьих 12 и 13 ключей соответствующей ячейки и объединенными выводами вторых 10 и 11 и четвертых 14 и 15 ключей соответствующей запоминающей ячейки. Другие объединен" ные выводы первых 8 и 9 и четвертых 14 и 15 ключей образуют вход соответствующей запоминающей ячейки, а объединенные выводы вторых 10 и 11 и третьих 12 и 13 ключей образуют выход соответствующей запоминающейч минающую ячейку 18, содержащую коммутируемый накопительный конденсатор 19, первый 20 и второй 21 ключи записи, первый 22 и второй 23 ключи считывания, четную запоминающую ячейку 24, содержащую коммутируемый накопительный конденсатор 25, первый 26 и второй 27 ключи записи, первый 28 и второй 29 ключи считывания, а также дополнительную запоминающую ячейку 30, содержащую коммутируемый накопительный конденсатор 31, первый 32, второй 33, третий 34 и четвертый 35 ключи. Накопительные конденсаторы 19 и 25 в нечетной 18 и в четной 24 ячейках памяти соответственно подключены между объединенными одними выводами первых и вторых ключей записи и считывания, при этом другие выводы первых ключей записи подключены к выходу операционного усилителя предыдущего запоминающего звена, а вторых ключей записи - к общей шине, другие выводы первых и вторых ключей считывания подключены соответственно к общей шине и инвертирующему входу операционного усилителя. Все управляющие входы первых 8 и 9 и вторых 10 и 11 ключей запоминающих ячеек 4 и 5 блока 2 преобразования, ключей 20 и 21 записи нечетных запоминающих ячеек 18 и ключей 28 и 29 считывания четных запоминающих ячеек 24, а также первого 32 и второго 33 ключей дополнительных запоминающих ячеек 30 каждого из запоминающих звеньев 16-1 - 16-объединены и подключены к первому выходу 36 триггера 37, а все управляющие входы третьих 12 и 13 и четвертых 14 и 15 ключей запоминающих ячеек 4 и 5 блока, 2 преобразования, ключей 26 и 27 записи четных запоминающих ячеек 24, ключей 22 и 23 считывания, нечетных запоминающих ячеек 18, а также третьего 34 и чет. вертого 35 ключей дополнительных запоминающих ячеек 30 каждого из запоминающих звеньев 16-1 - 16-В объединены и подключены к выходу 38 триггера 37, вход которого соединен с выходом генератора 39 тактовых импульсов. Выходами линии задержки являются отводы 40-0 - 40-у 1.Линия задержки работает следующим образом. Входной аналоговый сигнал О (.) поступает на вход 1 линии задержки,который является и входом блока 2 преобразования, в котором он преобразуется в ступенчатую функцию (ц) = 1с шагом ступеньки. Особенностью всех запоминающих блоков, используе мых в дискретно-аналоговой линии задержки является то, что в них исполь- зуются коммутируемые конденсаторы, которые эквивалентны резистивному элементу П = Т/с, причем отличие запоминающих ячеек 4 и 5 блока 2 преобразования и дополнительных запоминающих ячеек 30, входящих в каждое из запоминающих звеньев 16-1 и 16- П от четных 24 и нечетных 18 запоминающих ячеек, также входящих вкаждое из запоминающих звеньев 16-1и 16-й, состоит в том, что у первыхотсутствует задержка входного сигнала, а у вторых задержка входного 20сигнала ранна длительности сигналас выходов 36 и 38 триггера 37 илипериоду Т следования импульсов свыхода генератора 39 тактовых импульсов. Запоминающие ячейки 4 и 5 блока2 преобразования идополнительныезапоминающие ячейки 30 каждого иззапоминающих звеньев идентичны междусобой. Идентичны между собой такженечетные 18 и четные 24 запоминающие 30ячейки каждого из запоминающих звеньев 16-1 - 16-Й,В начальный момент времени 1 = 0импульс с выхода 36 триггера 37 длительностью 1 п= Т, где Т - пеРиод 35следования импульсов генератора 39тактовых импульсов, поступает науправляющие входы первого 8 и второго10 ключей, запоминающей ячейки 4,управляющие входы первого 9 и второго 4011 ключей запоминающей ячейки 5 блока 2 преобразования, ключи 20 и 21записи нечетных запоминающих ячеек18, ключи 28 и 29 считывания четныхзапоминающих ячеек 24, а также на 45первый 32 и второй 33 ключи дополнительных запоминающих ячеек 30 запоминающих звеньев 16-1 - 16-п,Таким образом, в момент времени;ключи запоминающих ячеек 4 и 5 изаряд на коммутируемом конденсаторе Заряд на коммутируемом конденсаторе 7 запоминающей ячейке 5 определяется на основании первого закона Кирхгофа: а на выходе блока 2 преобразования,а следовательно, и ца отводе 40-0линкИ задержки появляется напряжениеОтношение Сб/С 7 определяет коэффициент усиления операционного усилителя, поэтому при выцолнеции условия С= Сб на отводе 40-0 линии задержки напряжение0, о(0) =ьч(0)В момент времени 1 = 0 напряжение О.ц(0) = Оьк (0), .возникшее ца отводе 40-0 линии задержки через открытые ключи 20 и 21 записи нечетной запоминающей ячейки, заряжает коммутируемый конденсатор 19 до величиныйщ Ф =СОв(01Таким образом, в момент= 0 ца отводе 40-0 - напряжение, равное входному напряжению, ц происходит запоминание входного напряжения в коммутируемом конденсаторе 19 нечетной запоминающей ячейки 18. На всех остальных отводах лицин задержки - нулевые потенциалы.В следующий момент времени 1 = 1 импульс с выхода 38 триггера 37 длительностью 1 л = Т поступает ца управляющие входы ключей 12 и 14 запоминающей ячейки 4 и 13 и 15 ключей запоминающей ячейки 5 блока 2 преобразования, ключи 22 и 23 считывания нечетной запоминающей ячейки 18 и ключи 26 и 27 записи четной запоминающей ячейки 24, а также ца третий 34 и четвертый 35 ключи дополнительЬй запоминающей ячейки 30 каждого из запоминающих звеньев 16-1 и 16-П,Таким образом, в момент 1 = 1 открываются ключи 12 и 14 запоминающей ячейки 4 и конденсатор 6 практически мгновенно перезаряжается, так как к его обкладкам за счет особенности включения ключевых элементовподводится напряжение противоположной полярности, что и приводит к ускоренному перезаряду конденсатора 6; исключая необходимость предварительного разряда накопительного коиденсатора, причем на выходе операционного .усилителя полярность напредельно упростить блок управления,используя вместо сложного блокауправления один триггер, .Передаточная функция блока 2.преобразования имеет вид 5Н= - ь" -СьСьС - са передаточные функции нечетной и четной запоминающих ячеек каждого из запоминающих звеньев имеют соот.ветственно видгМ ,Нг= - иСе -Сгб15См СзоОсновным показателем точности при передаче сигнала по линии задержки является отношение номиналов емкостей Са/С, С 1 З /СЗо, С /Со, кото рые при воздействии различных дестабилизирующих факторов изменяют свои характеристики в одну и ту же сторону, что приводит к практической независимости коэффициента передачи от 25 влияния внешних воздействий. Кроме того, при интегральном исполнении на единой МОП-технологии отношение номиналов емкостей можно получить с высокой точностью (погрешность 0,017) Точность устройства повышается также за счет того, что используются только инвертирующие входы операционных усилителей, а неинвертирующие входы заземлены. Это приводит к практическому устранению дрейфа нуля операционного усилителя.Кроме того, использование отношения емкостей, определяющих коэффициенты усиления, позволяет выбирать желаемый коэффициент передачи, что устраняет амплитудные потери при передаче сигнала по линии задержки, 13 апоминающие ячейки как в блоке преобразования, так и в запоминающих звеньях имеют структуру, позволяющую передавать сигнал со входа на выход без изменения полярности.Использование дополнительных запоминающих ячеек и дополнительных ключей позволяет повысить точность пере- дачи сигнала по линии задержки при изменении внешних Факторов, а точность линии задержки повышается при ее интегральном исполнении по единой МОП-технологии.