Мультипроцессорная вычислительная система

%21й электротехничеьянова (Ленина)Л.Лынов0057756, кл. 6 06 й инЕ 1 Я 16,(54) МУЛЬТИПРО ТЕЛЬНАЯ СИСТЕ (57) Изобретение ной технике и мож ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(56) Заявка ЕР Ьопублик. 1983.,Авторское свМ 1345891, кл. 6 идетельство СССР 06 Р 15/16, 1985.ЦЕССОРНАЯ ВЫЧИСЛИМАотносится к вычислительет быть использовано прие 01820392 А 1 2создании информационно-управляющих си- . стем с высокой скоростью передачи данных. Целью изобретения является расширение области применения и повышение производительности системы за счет реализации двунаправленной передачи между центральным процессорным блоком и периферийными процессорными блоками с возможностью выбора периферийных процессорных блоков. Система содержит центральный процессорный блок 1, и периферийных процессорных блоков, шину 3 направления обмена, шину 4 выбооа, шину 5 готовности, шину 6 запросов, шину 7 данных. 3 ил.Изобретение относится к вычислитель- онный вход-.выход процессора 8 подключен . нойтехникеиможетбытьиспользованопри к информационным входам-выходам блока создании инФормационно-управляющих10 памяти, блока 9 прямого доступа к памясистем.с высокой скоростью передачи дан- . ти и к первому информационному входу-выных, . . . . 5 ходу магистрального усилителя 11,.Цель изобретения - расширение обла- вход-выход управления памятью процессости применения и повышение производи- ра 8 подключенквходууправленияблока 10 тельности системы за счет реализации . памяти и.вход-выходу управления блока 9 двунаправленной передачи между цент- прямого доступа к памяти, адресный выход ральным процессорным блоком.и перифе-. 10 процессорз 8 подключенкадресномувходурийными процессорными блоками свыходу блока 9 прямого доступа к памяти и возможностью выбора периферийных про- к адресному входу блока 10 памяти, вход цессорных блоков. - запроса захвата процессора 8 подключен кНа фиг. 1.-3 представлены структурные выходу запроса захвата блока 9 прямого схемы соответственно системы, периферий доступа к памяти, второй информационный ного процессорного блока и центрального . вход-выход магистрального усилителя 11 процессорного блока; на фиг;4 и 5- времен- подключен к:шине данных процессорного ные диаграммы для передачи из централь- блока; входы синхронизации процессора 8 ного процессорного блока в периферийной и блока 9 прямого доступа к памяти подклюпроцессорный блок и для передачи из про чены к входу синхронизации процессорного цессорного блока нижнего уровня в процес блока, выходы "Запись ввода/вывода" и сорный блок нижнего уровня "чтение ввода/вывода". процессора 8 подСистема содержит центральный про- ключенысоответственно к входам-выходамцессорный блок 1, и периферийных процес- "Запись ввода/вывода" и "Чтение вво-сорн.ых блоков 2, шину 3 направления 25 да/вывода" блока 9 прямогодоступакпамяобмена, шину 4 выбора, шинуб готовности, ти и к вторым входам соответственно шину 6 запросов и шину 7 данных, Каждый элементов ИЛИ-НЕ 19 и 20, вход подтверж:,процессорныйблок(центрэльныйиперифе- дения захвата блока 9 прямого доступа крийный) содержит процессор 8, блок.9 пря- памяти подключен к выходу подтверждения мого доступа к памяти, блок 10 памяти, 30 захвата процессора 8, выход подтверждемагистральный усилитель 11, элемент 12 И- . нйФ доступа блока 9 прямого доступа к па- НЕ, первый 13, второй 14 и третий.15 инвер- мяти подключен к первым входам торы,.первый 16, второй 17 и третий 18 элементовИЛИ-НЕ 19 и 20 иквходуинвертриггеры, первый 19, второй 20, третий 21 и тора 13, выход которого подключен к перво- четвертый 22 элементы ИЛИ-НЕ. Кроме то му входу элемента И-НЕ 12, выход первого го, процессорный блок 1 верхнего уровня элемента ИЛИ-НЕ 19 подключен к первому содержит четвертый инвертор 25, элемент входу элемента ИЛИ-НЕ 21 и к второму 2 ИЛИ-ИЛИ-НЕ 24, дешифратор 25, регистр входу элемента ИЛИ-НЕ 22, выход элемен. Каждый процессорный блок 2 нижнего та ИЛИ-НЕ 20 подключен к второму входу уровня содержит первый 27, второй 28 и 40 элемента ИЛИ-НЕ 21, к входуинвертора 15 третий 29 злементыИ.и к входу направления передачи магистВ мультипроцессорной вычислительной: рального усилителя 11, выход инвертора 15системе шины данных процессорных бло- . подключен к тактовому входутриггера 18, ков 1 и 2 соединены с.шиной 7 данных сис- выход элемента ИЛИ-НЕ 21 подключен к темы, выход запроса центрального 45 тактовомувходутриггера 17 и квходувыбопроцессорногоблока 1 ивходызапросапе- ра магистрального усилителя 11, выход риферийных процессорных блоков 2 соеди- триггера 18 подключен к первому входу эленены с шиной 3 запроса системы, 1-е мента ИЛИ-НЕ 22, инверсный выход тригразряды шин 4 выбораи 5 готовности.сое- гера 17 подключен к входу обнуления ,динены соответственно с.1-ми выходом вы триггера 16, выход которого подключен к бора и входом готовности процессорного входу запроса блока 9 прямого доступа к блока 1 и соответственйо с входом выбора памятииквходуинвертора 14, выходинвери выходом готовности 1-го процессорного тора 14 подключен к входу элемента И-НЕ блока 2, первый и второй разряды шины 6 12, выход которого подключен к входам гонастройки направления обмена соединены 55 товности блока 9 прямого доступа к памяти соответственно с первым и вторым выхода- и процессора 8, Кроме того, в процессорном ми настройки процессорного блока 1 и со- блоке 1 верхнего уровня выход "Запись ввоответственно с первым и вторым входами да/вывода" процессора 8 подключен к пер- .настройки каждого процессорного блока 2, вому информационному входу в каждом процессорном блоке информаци- дешифратора 25, выход элемента ИЛИ-НЕ22 подключен к входу инвертора 23, выход которого подключен к выходу запроса процессорного блока 1, 1-й вход элемента 2 ИИЛ И-Н Е 24, подключен к 1-у выходу регистра 26 и к 1-у выходу выбора процессорного блока 1, (и+1)-й вход элемента 2 ИИЛИ-НЕ. 24 подключен к 1-у входу готовности процессорного блока 1, адресный выход процессора 8 подключен к второму информационному входу дешифратора 25, управляющий вход которого подключен к выходу "Разрешение адреса" блока 9 пр 5- мого доступа к памяти, (и+1)-й и (и+2)-ой выходы регистра 26 подключены соответственно к первому и второму выходам настройки процессорного блока 1, выход . дешифратора 25 подключен к входу записи регистра 26, информационный вход которого подключен к информационному входу- выходу процессора 8, выход элемента 2 И-ИЛИ-Н Е 24 подключен к тактовому входу триггера 16 и к входам обнуления триггеров 17 и 18, В процессорном блоке 2 вход выбора ороцессорного блока подключен к вторым входам элементов И 27-29, первый и второй входы настройки направления обмена процессорного баска 2 подключены к первым входам соответственно элементов И 27 и 28, вход запроса процессорного блока 2 подключен к первому входу элемента И 29, выход которого подключен к тактовому входу триггера 16 и к входам обнуления триггеров 17 и 18, выход элемента ИЛИ-НЕ22 является выходом готовности процессорного блока 2, выходы элементов И 27.и 28 подключены соответственно к первому и второму входам запросов прерывания процессора 8.Все блоки и элементы заявляемого устройства хорошо известны и используются по своему прямому назначению, Например, в качестве процессора можно испольэовать микросхему КР 580 ИКЗО, блока прямого до ступа к памяти-микросхему КР 580 ИК 57, блока памлти-микросхему КР 541 РУ 2 А, магистрального усилителя-микросхему К 589 АП 16, триггера-микросхему К 555 ТМ 2, элемента И.-НЕ - микросхему К 555 ЛАЗ, элемента И-микросхему К 555 ЛИ 1, элемента ИЛИ-НЕ-микросхему К 555 ЛЕ 1, инверторамикросхему К 555 ЛН 1, дешифратора-микросхемы К 555 ИД 6, К 555 ЛА 2, К 555 ЛЕ 5,Мультипроцессорная вычислительная система работает следующим образом (для простоты полагаем, что на входы синхронизации процессорных блоков поступает обща 5 частота синхронизации СЩ.В исходном состоянии процессорные блоки 1 и 2 (фиг. 1) при помощи магистральных усилителей 11 (фиг. 2 и 3) отключены от шины 7 данных системы. При этом нэ выходах триггеров 16 и 18 устанавливаются сигналы низкого уровня, а на инверсномвыходе триггера 17-сигналы высокого уров 5 ня, Начальная установка триггеров, напри-,мер, может осуществляться сигналом (сбросвнешнегоустройства), поступающим от процессора 8.В процессорном блоке 1 дешифратор 2510 предназначен для выбора адреса регистра26 с адресного выхода процессора 8. Элемент 2 И-ИЛИ-НЕ 24 предназначен для маскирования неучаствующих в передачепроцессорных блоков 2. На 1-е входы этого15 элемента с 1 выходов регистра 26 поступаетинформация с выбранных процессорныхблоках 2, а на (и+1)-е входы - сигналы готовности процессорных блоков 2.Перед началом передачи в процессор 20 ных блоках 1 и 2 осуществляется установкарежима передачи блока 9 прямого доступак памяти. Установка режима передачи блоков 9 прямого доступа к памяти процессорных блоков 1 и 2 включает в себя установку25 режима работы "Блоковая передача" или"блоковая передача по требованию", чтениеили запись информации, начального адресадля чтения (записи) информации, количество байт передаваемой (принимаемой) ин 30 формации, которое в процессорных блоках1 и 2 должно быть одинаковым. Далее рассматривается работа блоков 9 прямого доступа к памяти в режиме "Блоковойпередачи",35 При передаче от процессорного блока впроцессорные блоки 2 (фиг, 4) мультиплексорная вычислительная система работаетследующим образом.Вначале в процессорном блоке 1 осуще 40 ствляется установка режима передачи блока 9 прямого доступа к памяти для чтенияинформации из блока 10 памяти, а в 1-е разряды регистра 26 записывается информация о выбранных блоках 2, число которых45 может изменяться до 1 до и, Затем осуществляется установка режима передачи блока 9прямого доступа к памяти процессорногоблока 2, С этой целью в (и+1)-й разряд регистра 26 с информационного входа-выхода50 процессора 8 процессорного блока 1 осуществл 5 ется запись логической "1", а затемлогического "0". Этим сигналом высокогоуровня, поступающим с (и+1)-го выхода регистра 26 через первый выход настройки55 процессорного блока 1, шину 6 настройкинаправления обмена, первый вход настройки процессорного блока 2 и первый элементИ 27 нэ первый вход запросов прерыванияпроцессора 8, вызывается соответствующаяподпрограмма установки режима передачиблока 9 прямого доступа к памяти блока 2 для записи информации в блох 10 памяти.Затем в процессорном блоке 1 процессор 8 в блоке 9 прямого доступа к памяти программно устанавливает бит "запроса прямого доступа", который инициализирует процесс передачи информации. При этом в процессорном блоке 1 производятся следующие действия. На выходе запроса захвата блока 9 прямого доступа к памяти формируется сигнал запроса захвата процессОра 8, Процессор 8 прерывает свою работу и формирует на выходе сигнал подтверждения за. хвата, который поступает на вход подтверждения захвата блока 9 прямого доступа к памяти, На выходе подтверждения доступа блока 9 прямого доступа к памяти вырабатывается сигнал подтверждения прямого доступа к памяти низкого уровня ЩАСК 1), который поступает на первые входы элементов ИЛИ-НЕ 19 и 20 и входинвертора 13. С выхода инвертора 13 этот сигнал поступает на первый вход элемента И-НЕ 12, разрешая тем самым прохождение сигнала с выхода первого триггера 16 через инвертор 14 на второй вход элемента И-НЕ 12. Так как в начальный момент времени на выходах готовностипроцессорных блоков 2 отсутствуют сигналы низкого уровня, а на выходе триггера 16 установлен сигнал низкого уровня, то на выходе элемента И-НЕ 12 формируется сигнал низкого уровня (ВОУ 1), который поступает на входы готовностипроцессора 8 и блока 9 прямого доступа к памяти. Тем самым вводится цикл ожидания до появления сигнала готовности, После сигнала подтверждения прямого доступа к памяти блок 9 прямого доступа к памяти вырабатывает два сигнала низкого уровня"Чтение памяти" и "Запись овода/вывода"(ЯВИ), которые поступают соответственно в блок 10 памяти и на второй вход элемента ИЛИ-НЕ 19, Далее сигнал "Запись ввода/вывода" через элементы ИЛИ-НЕ 19 и 21 поступает на тактовый вход триггера 17 и на вход выбора магистрального усилителя11, разрешая тем самым передачу информации с информационного охода-выхода блока 10 памяти на шину 7 данных системы.Кроме того, сигнал "Запись ввода/вывода" через элемент ИЛИ-НЕ 19 поступает на вто" рой вход элемента ИЛИ-НЕ 22. Этот сигнал с выхода элемента ИЛИ-НЕ 22 поступает на вход инвертора 23; на выходе которого появляется. сигнал запроса высокого уровня, поступающий через выход запроса процессорного блока 1 и шину 6 запроса на входы запроса процессорных блоков 2.Далее в процессорнсм блоке 2 произво дятся следующие действия, Сигнал запроса высокого уровня через элемент И 29 при .выборе данного процессорного блока (выбор осуществляется сигналом высокого уровня на втором входе третьего элемента 5 И 29).поступает на тактовый вход триггера16 и входы обнуления триггеров 17 и 18. В триггерах.16 - 18 запись информации осуществляется по переднему фронту сигнала на тактовом входе, а на информационные.10 входы триггеров поданы сигналы высокогоуровня (не показаны). Поэтому на выходе триггера 16 появляется сигнал высокого уровня (ОВО 2), который поступает на вход запроса блока 9 прямого доступа к памяти и 15 через инвертор 14 на второй вход элементаИ-НЕ 12, На выходе запроса захвата блока 9 прямого доступа к памяти формируется сигнал запроса захвата процбссора 8. Процессор 8. по этому сигналу прерывает свою 20 работу и формирует сигнал. подтверждениязахвзта, который поступает на вход подтверждения захвата блока 9 прямого доступа к .памяти. На выходе подтверждения прямого доступа к памяти блока 9 выраба тывается сигнал низкого уровня (ДАСК 2),который поступает на первые входы элементов ИЛИ-НЕ 19 и 20 и вход инвертора 13. С выхода инвертора 13 этот сигнал поступает на первый вход элемента И-НЕ 12, разре шая тем самым прохождение сигнала с выхода инвертора 14. Так как в этот момент времени на выходе инвертора 14 установлен сигнал низкого уровня, то на выходе элемента И-НЕ 12 устанавливается сигнал 35 высокого уровня (ЯРУ 21), который поступает на входы готовности процессора 8 и блока 9 прямого доступа к памяти. Тем самым до снятия сигнала готовности цикл ожидания не вводится, После сигнала подтверж дения прямого доступа к памяти блок 9вырабатывает два сигнала низкого уровня "Запись памяти" и "Чтение ввода/вывода" (10821), которые поступают соответственно на блок 10 памяти и на второй вход второго 45 элемента ИЛИ-НЕ 20. Далее. сигнал "Чтение авода/вывода" через элемент ИЛИ-НЕ 20 поступает на вход инвертора 15, на второй вход элемента ИЛИ-НЕ 21 и на вход направления передачи магистрального уси лителя 11, задавая направление передачи сшины 7 данных системы на информационный вход-выход блока 10 памяти. С выхода элемента ИЛИ-НЕ 21 этот сигнал поступает на вход выбора магистрального усилителя 55 11 и на тактовый вход триггера 17, Сигналнизкого уровня на выходе элемента ИЛИ-, НЕ 21 открывает магистральный усилитель 11, и информация с шины 7 данных системы поступает на информационный вход блока 10 памяти. Сигналом "Запись памяти" блока50 9 прямого доступа к памяти происходит запись в блок 1 О памяти. Передним Фронтом сигнала с выхода третьего элемента ИЛИ - НЕ 21 на инверсном выходе триггера 17 устанавливается сигнал низкого уровня. . Этот сигнал поступает нэ вход обнуления триггера 16 и устанавливает на его выходе сигнал низкого уровня. Тем самым, снимается запрос на входе блока 9 прямого доступа к памяти, через инвертор 14 и элемент И-НЕ 12 снимается сигнал готовности на входах готовности процессора 8 и блока 9 прямого доступа к памяти, что приводит к введению цикла ожидания. Одновременно, передним фронтом сигнала, поступающим с выхода инвертора 15 на тактовый вход триггера 18, на выходе триггера 18 устанавливается сигнал высокого уровня, который поступает на первый вход элемента ИЛИ - НЕ 22 и устанавливает на его выходе сигнал низкого уровня.Затем в процессорном блоке 1 производятся следующие действия. Как только на выходах готовности всех выбранных процессорных блоков 2 устанавливаются сигналы низкого уровня, которые через входы готовности процессорного блока 1 поступают на 21-ые входы элемента 2 И-ИЛИ-НЕ на выходе элемента 24устанавливается сигнал высокого уровня, Передним фронтом этого сигнала происходит запись сигнала высокого уровня в триггер 16 (080). Сигнал высокого уровня с выхода триггера 16 поступает на вход запроса блока 9 прямого доступа к памяти и через второй инвертор 14 нэ выходе элемента И - НЕ 12 устанавливает сигнал готовности высокого уровня (ЯОУ 1), который поступает нэ входы готовности процессора 8 и блока 9 прямого доступа к памяти. Это приводит к завершению цикла ожидания е процессорном блоке 1. Передним фронтом сигнала "Запись ввода/вывода" (10 Ю 1) нэ, инверсном выходе триггера 17 устанавливае-, тсяя сигнал низкого уровня, который устанавливает на выходе триггера 16 сигнал низкого уровня, Это приводит к снятию сигнала готовности на входах готовности процессора 8 и блока 9 прямого доступа памяти, Кроме того. после окончания сигнала низкого уровня "Запись ввода/вывода" (1 ООЛ) на выходе запроса блока 1 и на входах запроса процессорных блоков 2 устанавливаются сиГналы низкОГО уровня, После этого в процессорных блоках 2 нэ выходе элемента И 29 устанавливается сигнал низкого уровня. Этим сигналом на выходе триггера 18 устанавливается сигнал низкого уровня, который устанавливает нэ выходе элемента ИЛИ-НЕ 22 сигнал высо 5 10 15 20 25 30 35 40 45 кого уровня, Это приводит к появлению на выходе элемента 2 И-ИЛИ-НЕ 24 сигнала низкого уровня. Затем блок 9 прямого до. ступа к памяти снова вырабатывает сигналы низкого уровня "Чтение памяти" и "Запись ввод;. вывода", описанный обмен повторяется до тех пор, пока полностью не будет передан весь массив данных.После передачи последнего байта данных на выходах готовности процессорных блоков 2 устанавливаются сигналы высокого уровня, э на выходах триггера 16. элементов 2 И-ИЛИ-НЕ 24 и элемента И 29 - сигналы низкого уровня. В результате сигнал "Запрос прямого доступа" перестает подаваться на входы запроса блоков 9 прямого доступа процессорных блоков 1 и 2. На входах запроса захвата блоков 9 прямого доступа к памяти блокови 2 снимаются сигналы "Запрос захвата" и процессоры 8 блоков 1 и 2 выходят из режима "захват".При передаче от процессорного блока 2 в процессорный блок 1 (фиг, 5) мультипроцессорная вычислительная система работает следующим образом. Вначале в процессорном блоке 1 осуществляется установка режима передачи блока 9 прямого доступа к памяти для записи информации в блок 1 О памяти, а в 1-е разряды регистра 26 записывается информация о выбранном блоке 2, Затем осуществляется установка режима передачи блока 9 прямого доступа к памяти процессорного блока 2. С этой целью в (п 2)-й разряд регистра 26 с информационного входа-выхода процессора 8 процессорного блока 1 осуществляется запись логической , э затем логического "0". Этим сигналом высокого уровня. поступающим с (п+2)-го выхода регистра 26 через второй выход настройки процессорного блока 1, шину 3 настройки направления обмена, второй вход настройки процессорного блока 2 и второй элемент И 28 на второй вход запросов прерывания процессора 8, вызывается соответствующая подпрограмма установки режима передачи блока 9 прямого доступа к памяти блока 2 для чтения информации из блока 10 памяти.Затем процессор 8 блока 2 программно устанавливает бит "Запрос прямого доступа", который инициализирует процесс передачи, Далее процесс передачи из процессорного блока 2 в процессорный блок 1 аналогичен рассмотренному процессу передачи из процессорного Ьлока 1 в процессорный блок 2. При этом блок 9 прямого доступа к памяти блока 1 вырабатывает два сигнала низкого уровня "Запись памяти" и "Чтение ввода/вывода (1081), 182039240 уровня "Чтение памяти" и "Запись вводэйыводэ" 109/21), Информация с информационного входа-выхода блока 10 памяти процессорного блока 2 через магистральный усилитель 11 блока, шину 7 данных системы и магистральный усилитель 11 блока 1 поступает на информационный вход-выход блока 10 памяти процессорного блока 1.Порядок обмена между процессорным блоком 1 и процессорными блоками 2 определяется управляющей программой процессорного блока 1. Порядок обработки принятых массивов данных в блоках 1 и 2 Определяется управляющими программами этих блоков.Таким образом, благодаря введению в процессорные блоки 1 и 2 новых связей между элементами прототипа и между введенными элементами и элементами прототипа происходит расширение функциональных возможностей прототипа за счет реализации групг)овой передачи данных из процессорного блока верхнего уровня с возможностью выбора процессорным блоком верхнего уровня процессорных блоков нижнего уровня, а также Обратной передачи от процессорных блоков нижнего уровня в процессорный блок верхнего уровня, Это позволяет повысить производительность системы и расширить область ее применения по сравнению с, и ро тоти Г 1 Ом,Кроме того, предлагаемая система допускает работу как с единой шиной синхронизации процессорных блоков, так и с раздельными шинами синхронизации процессорных блоков. Это позволяет снизить требования к процессорным блокам по синхронизации и расширить их возможный перечень длр применения в системе,Формула изобретения Мультипроцессорная вычислительная система, содержащая центральный процессорный блок, и периферийных процессорных блоков, причем каждый процессорный блок содержит процессор, блок памяти, блок прямого доступа к памяти и магистральный усилитель, кроме того, периферийный процессорный блок содержит первый элемент И. причем, входы-выходы данных центрального и периферийных процессорнеых блоков соединены через шину данных системы, выход запроса центрального процессорного блока и входы запроса периферийных процессорных блоков соединены через шину запроса системы, в каждом процессорном блоке информационный вход- выход процессора подключен к информационным входам-выходам блока 5 10 15 20 25 30 памяти, блока прямого доступа к памяти и к первому информационному входу-выходу магистрального усилителя, вход-выход управления памятью процессора подключен к входу режима блока пэмяги и входу-выходу управления блока прямого доступа к памяти, адресный вь 1 ход процессора подключен к адресному входу-выходу блока прямого доступа к памяти л к входу адреса блока памяти, вход запроса захвата процессора подклк)чен к выходу запроса захвата блока прямого доступа к памяти, второй информационный вход-выход маГистральнОГО усилителя подключен к входу-выходу данных процессорного блока, входы синхронизации процессорного блока и бока прямого доступа к памяти подклк)чены к входу синхронизации процессорного блока, о т л и ч эю щ э я с я тем, что, с целью расширения области применения и повышения производительности системы зэ счет Осугдествления двунаправленной передачи между центральным процессорным блоком и периферийными процессорными блоками с воэможностью выбора периферийных процессорных блоков, причем в ней входы выбора и готовности 1-х периферийных процессорных блоков (Где =- 1, и) соединены через шину выбора и готовности соответственно с 1-ми Выходом выбора и ВХОДОМ готовности центрального процессорного блока, первый и второй входы настройки направления обмена каждого периферийного процессорного блока через шину настройки соединены соответственно с первым и вторым выходами настройки центрального процессорного блока, кроме того, в каждый периферийный процессорный блок введены три триггера, три элемента НЕ, четыре элемента ИЛИ - НГ. элемент ИНЕ, второй и третий элементы И, причем в каждом периферийном процессорном блоке выходы "Запись ввода-вывода" и "Чтение ввода-вывода" процессора подключены соответственно к входам-выходам "Запись ввода-вывода" и "Чтение ввода-вывода" блока прямого доступа к памяти и соответственно к первым входам первого и второго элементов ИЛИ - НЕ, вход подтверждения захвата блока прямого доступа к памяти подключен к выходу подтверждения захвата ПРОЦЕССОРЭ, ВЫХОД ПОДтВЕРжДЕНИЯ ДОСТУПЭ блока прямого доступа к памяти подключен к вторым входам первого и второго элементов ИЛИ-НЕ и входу первого элемента НЕ,выход которого подкгночен к первому входу элемента И-НГ, выход первого элемента ИЛИ-НЕ подключен к первому входу третьего элемента ИЛИ-НЕ, к первому входу чет. вертого элемента ИЛИ-НЕ, выход второгоэлемента ИЛИ-НЕ подключен к второму входу. третьего элемента ИЛИ-НЕ, входу второго элемента НЕ и входу направления передачи магистрального усилителя, выход третьего элемента ИЛИ-НЕ подключен к тактовому входу первого триггера и входу выбора магистрального усилителя, выход второго элемента НЕ подключен к тактовому входу второго триггера, выход второго триггера подключен к второму входучетвертого элемента ИЛИ-НЕ, инверсный выход третьего триггера подключен к входу обнуления третьего триггера, выход которого подключен к входу запроса блока прямого доступа к памяти и входу третьего элемента НЕ, выходтретьего элемента НЕ подключен к второму входу элемента И-НЕ, выход которого подключен к входам готовности блока прямого доступа к памяти и процессора, вход выбора процессорного блока подключен к первым входам первого, второго и, третьего элементов И, первый и второй входы выбора режима процессорного блока подключены соответственно к вторым входам первого и второго элементов И, вход запроса процессорного блошка подключен к второму входу третьего элемента И, выход которого подключен к тактовому входу второго триггера и входам обнуления второго и третьего триггеров, выход четвертого элемента ИЛИ-НЕ является выходом готовности периферийного процессорного блока, выходы первого и второго элементов И подключены соответственно к первому и второму входам запросов прерывания процессора, кроме того, в центральный процессорный блок введены элемент И-НЕ, три триггера, четыре элемента НЕ, четыре элемента ИЛИ-НЕ, дешифратор, регистр и элемент 2 И-ИЛИ-НЕ, причем в центральном процессорном блоке выходы "Запись ввода- вывода" и "Чтение" ввода-вывода" процессора подключены соответственно к входам-выходам "Запись ввода-вывода и "Чтение ввода-вывода" блока прямого доступа к памяти и к первым входам соответственно первого и второго элементов ИЛИ-НЕ, вход подтверждения захвата блока прямого доступа к памяти подключен к выходу подтверждения захвата процессора, выход подтвержения доступа блока прямого доступа к памяти подключен к вторымвходам первого и второго элементов ИЛИНЕ и входу первого элемента НЕ, выход которого подключен к первому входу элемента И - НЕ, выход первого элемента ИЛИ - НЕ подключен к первому входу третьего элемента ИЛИ-НЕ и первому входу четвертого элемента ИЛИ - НЕ, выход второго элемента ИЛИ-НЕ подключен к второму входу третьего элемента ИЛИ-НЕ, входу второго элемента НЕ и входу направления передачи магистрального усилителя, выход третьего элемента ИЛИ - НЕ подключен к тактовому входу первого триггера и входу выбора магистрального усилителя, выход второго элемента НЕ подключен к тактовому входу второго триггера, выход второго триггера подключен к второму входу четвертого элемента ИЛИ - НЕ, инверсный выход первого 10 15 триггера Подключен к входу обнуления 20 третьего триггера, выход которого подключен к входу запроса блока прямого доступа к памяти и входу третьего элемента Н Евыход третьего элемента НЕ подключен к второму входу элемента И - НЕ, выход которого подключен к входам готовности блока прямого доступа к памяти и процессора, выход "Запись ввода-вывода" процессора подключен к первому информационному входу дешифратора, выход четвертого элемента ИЛИ - НЕ, подключен к входу четвертого 30 элемента НЕ. выхбд которого подключен к выходу запроса процессорного блока, 1-й вход элемента 2 И - ИЛИ-НЕ (где = 1 п) подключен к 1-му выходу регистра и 1-му вы 35 ходу выбора процессорного блока, п+1)-й вход элемента 2 И - ИЛИ - НЕ подключен к входу готовности процессорного блока, адресный выход процессора подключен к второму информационному входу 40 дещифратора, управляющий вход которого подключен к выходу "Разрешение адреса" блока прямого доступа к памяти, (и+1)-й и (п+2)-й выходы регистра подключены соответственно к первому и второму выходам режима процессорного. блока, выход дешифратора подключен к входу записи регистра, информационный вход которого поразрядно подключен к информационному входу-выходу процессора, выход элемента 45 50 2 И-ИЛИ-НЕ, подключен к тактовому входу первого триггера и к входам обнуления второго и третьего триггеров..э 1 .э- . 51 51 .)1 БЗ 34 51 52 51 51 52 Г 2 52 Я Б 2 51 Фе. 4. 4 1 23 4 4 иг. 5. Редактор С, Кулакова Заказ 2031 Тираж Подписное В НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 415 Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 БЩ 1 П% 1 ОБО 2