Устройство для отладки программ

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 9) 111) 4884 51) 4 С 06 Р 11/28 ПИСАНИЕ ИЗОБРЕТЕНИЯ В 40 А.Ба аков,В,Наза ов и етельство СССРР 11/26, 1982,ельство СССРГ 11/28, 1986,.7 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТ(54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ(57) Изобретение относится к вычислительной технике и может быть использовано для выявления циклов анализируемой программы и регистрацииих параметров. Необходимость в этойинформации возникает при проверкеправильности составления программв соответствии с правилами структурного программирования и выборе опти 1348840мального внутреннего языка проекти- регистр 5 адреса команды группыФ руемой ЭВМ, Целью изобретения явля- элементов И 6, 7 и 8, счетчик 9 адется расширение функциональных воз- реса, дешифратор 10 команд, схемы можностей за счет запоминания коман и 12 сравнения, элемент И 13, эледы начала, адреса команды конца, ко- менты ИЛИ 14, 15 и 16, элементы заличества повторений цикла и времени держки 17, 18 и 19. Устройство обесвыполнения цикла, Устройство содер- печивает фиксацию в памяти количестжит блок 1 буферной памяти, блок 2 ва выполнения циклов, кода команды ассоциативной памяти, регистр 3 клю-, начала цикла и время его выполнения. ча защиты, регистр 4 кода команды, 1 з,п, ф-лы, 3 ил.1Иэобретение относится к вычислительноц технике, в частности к устройствам регистрации результатов испытаний программ в цифровых системахобработки данных, 5Целью изобретения является расширение функциональных возможностейэа счет запоминания команды начала,адреса команды начала количестваповторений цикла и времени выполнения цикла.На Фиг, 1 показана блок-схема устройства, на фиг, 2 - схема блока буФерной памяти; на Фиг. 3 - схема блока ассоциативной памяти,15Устройство для отладки программсодержит (фиг. 1) блок 1 буфернойпамяти (БП), блок 2 ассоциативнойпамяти, регистр 3 ключа защиты, регистр 4 шкода команды, регистр 5 адреса команды, группы 6-8, элементов И,счетчик 9 адреса, дешифратор 10 команд, схемы 11 и 12 сравнения, элемент И 13, элементы ИЛИ 14-16, элементы 17-19 задержки, группы 20 - 23информационных входов устройства, управляющие входы 24 и 25 устройства,группу 26 информационных выходов устройства, выходы 27-29 устройства.Блок 1 буферной памяти содержит З 0(фиг, 2) группы 30 и 31 информационных входов, группу 32 адресных входов, входы 33-36 блока, группу 37информационных выходов, выход 38,дешифратор 39 адреса, элемент И 40,группу 41 элементов ИЛИ и И запоминающих ячеек (г 1 - количество циклов,регистрируемых устройством), каждаяиз которых включает регистр 42 цикла, счетчик 43 цикла, счетчик 44 временц, схемы 45 - 47 сравнения, груп 2пы 48 и 49 элементов И элементы И 5053, элемент ИЛИ 54 и триггер 55.Блок 2 ассоциатггвной памяти содержит (фиг. 3) входы 56 и 57 блока,группу 58 информационных входоввход 59 блока, выход 60, элемент ИЛИНЕ 61,элемент И 62 и М ячеек (М в максимально допустимое количество вложенныхдруг в друга модулей программы), каждаяиз которых включает счетчик 63 адресавозврата, схему 64 сравнения, группу65 элементов И, элемент И 66, триггер 67 и элемент 68 задержки,Устройство работает следующим образом.В исходном состоянии регистры 4 и5, счетчик 9 адреса, а в каждой запоминающей ячейке блока 1 БП - регистр 42, счетчики 43 и 44 и триггер55, а в каждой ячейке блока 2 ФВсчетчик 63 и триггер 67, находятсяв нулевом состоянииПеред началом работы по группе 20входов устройства в регистр 3 ключазащиты заносится код ключа защитыанализируемой программы, параметрыциклов которой регистрируются в БП,Устройство готово к работе.При работе устройства в первомрежиме по группе 21 входов устройства с регистра слова состояния программы ЭВг 1 на первую группу информационных входов схемы 12 сравненияпоступает код ключа защиты выполняемой программы, высокий потенциальныйсигнал с выхода схемы 12 сраьненияподается на разрешающие входы группы6 элементов.И и элемента И 13 до техпор, пока значение кода ключа защитывыполняемой программы будет равнозначению кода, поступающему с регист40 50 3 13488ра 3 ключа защиты на вторую группуинформационных входов схемы 12 сравнения.Коды команд анализируемой программы (по группе 22 входов устройства поступают коды выполняемых ЭВМ команд) через группу 6 элементов И поступают на первый вход группы 7 элементов И и группу информационных вхо дов дешифратора 10 команд. Адреса команд на группе 23 входов устройства поступают на первый вход группы 8 элементов И, первую группу информационных входов схемы 11 сравнения, 5 группу 58 входов блока 2, соответствующие входы группы 30 информационных входов БП и группу 31 информационных входов БП.Если очередная команда является 20 командой условной или безусловной передачи управления, то соответственно с первого или второго выхода дешифратора 1 О команд выдается импульсный сигнал, который через элемент ИЛИ 14 25 поступает на разрешающие входы группы 7 и 8 элементов И, в результате чего код команды фиксируется в регистре 4 кода команды, а адреса этой команды - в регистре 5 адреса коман ды, Код с регистра 4 поступает на соответствующие входы группы 30 информационных входов БП, а код с регистра 5 - на соответствующие входы группы 30 входов БП и на вторую груп35 пу информационных входов схемы 11 сравнения, на выходе которой при отсутствии сигнала на управляющем входе присутствует низкий потенциал.Сигнал, появившийся на первом или 40 втором выходе дешифратора 10,через соответственно элемент 18 задержки или элемент 19 задержки и элемент ИЛИ 16 поступает на управляющий вход схемы 11 сравнения в тот момент, когда 45 на группе 23 входов устройства появляется код адреса команды, на который в данный момент передано управление, Если код, поступающий на вторую группу информационных входов, больше кода, поступающего на первую группу информационных входов (признак наличия цикла), то по сигналу на управляющем входе схема 11 сравнения выдает импульсный сигнал, признак55 выявления цикла. При этом, если в блоке 2 не было ранее зафиксировано ни одной передачи управления с возвратом или текущий адрес передачи управления не является адресом возврата (а в начале работы так и будет), то на выходе несовпадения схемы 64 сравнения каждой ячейки блока 2 присутствует низкий потенциал (ситуация несовпадения кодов на входах схемы сравнения), а на выходе элемента ИЛИ-НЕ 61 - высокий (разрешающий) потенциал, подаваемый на первый вход элемента И 62, Этот сигнал поступает через второй вход 57, элемент И 62, выход 60, вход 33 БП на управляющий вход всех схем 45 сравнения БП.В случае, если ни в одном регистре 42 цикла не содержится кода (поступает на вторую группу информационных входов соответствующих схем 45 сравнения), равного коду, поступающему в данный момент на первую группу информационных входов схем 45 сравнения (состоит из кода команды передачи управления, кода адреса конца цикла и кода адреса начала цикла), то при поступлении сигнала на управляющий вход все схемы 45 сравнения вырабатывают сигнал на первом выходе (в начале работы так и будет). Эти сигналы поступают на соответствующие входы элемента И 40 БП, на выходе которого тогда формируется сигнал, (сигнал занесения), поступающий на выход 38 БП и второй вход группы 48 элементов И каждой ячейки, Сигнал занесения обеспечивает занесение кода цикла (кода команды передачи управления, кода адреса конца цикла, кода адреса начала цикла) в соответствующие разряды регистра 42 цикла соответствуюшей ячейки БП, адрес которой определяется разрешающим потенциалом на соответствующем номеру этой ячейки БП выходе дешифратора 39 адреса (в начале работы это первая ячейка).После занесения кода цикла в регистр 42 соответствующей ячейки БП с второй группы информационных выходов этого регистра на вторую группу информационных входов схемы 47 сравнения данной ячейки поступает код адреса конца цикла, а с третьей группы информационных выходов этого регистра на вторую Группу информационных входов схемы 45 сравнения данной ячейки поступает код адреса начала данного цикла. На первые группы информационных входов схем 46 и 47 сравнения каждой ячейки БП с груп 134884010 пы 31 входов БП поступает код адреса текущей команды программы.Схема 46 сравнения каждой ячейки БП выдает разрешающий потенциал с выхода, если этот код больше, а схема 47 сравнения каждой ячейки БП - если меньше значений кодов, поступающих на их вторые группы информационных входов. Эти разрешающие потенциалы обеспечивают формирование разрешающего потенциала на выходе соответствующего элемента И 50, который поступает на вторые входы элементов И 52 и 53 соо-ветствующей ячейки БП и через соответствующий элемент ИЛИ 54 на второй вход соответствующего элемента И 51, разрешая тем самым по. ступление счетных импульсов на ЭВМ (через управляющий вход 24 устройства, вход 35 БП и открытый элемент П 51) на счетный вход соответствующего счетчика 44 времени, на котором формируется код, соответствующий суммарному времени реализации данного цикла.Сигнал с выхода 38 БП через элемент 17 задержки и элемент ИЛИ 15 поступает на счетный вход счетчика 9 адреса, увеличивая его содержимое на единицу. Код с группы выходов счетчика 9 через группу 32 адресных входов БП поступает на вход дешифратора 39, на соответствующем выходе которого появляется разрешающий потенциал, обеспечивающий запись информации в следующую ячейку БП при возникновении описанной ситуации. В случае, если в регистре 42 цикла одной из ячеек БП хранится код, равный коду цикла, поступающему в данный момент на первую группу инфор мационных входов схемы 45 сравнения всех ячеек БП, то при поступлении сигнала на управляющий вход с ее вто рого выхода выдается сигнал, поступающий на счетный вход соответствующего счетчика 43 цикла и увеличивающий его содержимое на единицу (счетчик содержит количество реализаций цикла, уменьшенное на единицу, нулевой код данного счетчика при ненулевом значении кода соответствующего регистра 42 цикла после окончания работы устройства в первом режиме свидетельствует о выделении вырожденного, однократно реализуемого цикла). 15 20 25 30 35 40 45 50 55 В случае, если код (адрес текущей команды), поступающий по группе 31 входов БП на первые группы информационных входов схем 46 и 47сравнения каждой ячейки, не удовлетворяет описанным условиям выдачи разрешающих потенциалов с выхода этихсхем (что соответствует выходу изцикла, зафиксированного в даннойячейке), то запрещающий потенциалс выхода элемента И 50 соответствующей ячейки (при отсутствии разрешающего потенциала на единичном выходесоответствующего триггера 55) запрещает поступление счетных импульсовна вход соответствующего счетчика 44времени.В процессе выполнения анализируемой программы возможна передача уп-равления в другую часть программы(модуль) по команде безусловной передачи управления с возвратом. Еслитакая ситуация возникает в процессереализации цикла, то время выполнения команд модуля, к которому передается управление, должно учитываться в суммарном времени реализациицикла. Поэтому, если очередная команда анализируемой программы является командой безусловной передачиуправления с возвратом, что с третьего выхода дешифратора 10 команд выдается импульсный сигнал, который поступает на вход 36 БП (работа БП вэтом случае описана ниже) и вход 59,При этом блок 2 работает следующимобразом,Сигнал, поступающий с входа 59,через открытый элемент И 66 соответствующей ячейки (первоначально первой) устанавливает соответствующийтриггер 67 в единичное состояние ипоступает на вторые входы элементовИ группы 65 данной ячейки (высокийпотенциал на единичном выходе триггера 67 данной ячейки открывает элемент И 66 последующей ячейки) . Этотсигнал обеспечивает занесение кодаадреса команды безусловной передачиуправления с возвратом в соответствующий счетчик 63 адреса возврата.Этот же сигнал, пройдя через соответствующий элемент 68 задержки, поступает на счетный вход соответствующего счетчика 63 адреса возвратаи увеличивает его содержимое на еди.ницу, тем самым в счетчике формируется значение адреса возврата в вы1348840 40 Сигнал выдачи поступает на счетный вход счетчика 9 адреса до тех пор, пока сигнал его переполнения не будет выдан на управляющий выход 29 устройства, сигнализируя об окончании работы устройства во втором режиме,зывающую часть (модуль) программы из вызываемой, Код с группы выходов счетчика 63 адреса возврата каждой ячейки поступает на вторую группу информационных входов соответствую 5 щих схем 64 сравнения, на первыегруппы информационных входов которых поступает значение текущего адреса выполняемой программы с группы 58 информационных входов.При поступлении сигнала с третьего выхода дешифратора 10 команд на вход 36 БП блок 1 буферной памяти работает следующим образом. Этот сигнал поступает на первый вход элемента И 53 каждой ячейки, На выходе элементов И 53 ячеек БП, имеющих разрешающие потенциалы на втором входе (для ячеек, в которых подсчитывается20 суммарное время реализации соответствующих им циклов), формируется сигнал установки триггера 55 соответствующих ячеек в единичное состояние, чем обеспечивается наличие разрешаю 25 щего потенциала на выходе соответствующего элемента ИЛИ 54. В результате обеспечивается подсчет суммарного времени реализации данного цикла несмотря на появление признака окончания цикла после выполнения команды безусловной передачи управления с возвратом, Возврат из вызываемой части программы (модуля) в вызывающую осуществляется по команде безусловной передачи управления, при этом импуль 35 сный сигнал с второго выхода дешифратора 10 команд через элемент 19 задержки и вход 56 поступает на управляющие входы схем 64 сравнения. Импульсный сигнал появляется на втором выходе только той схемы 64 сравнения ячейки, для которой сравниваемые в данный момент времени коды равны(т.е. передается управление по адре 45 су, зафиксированному в счетчике 63 адреса возврата данной ячейки), Этим сигналом сбрасывается соответствующий триггер 67В данный момент времени (при равенстве кодов) на первом выходе схемы 64 сравнения будет вы 50 сокий потенциал, а на выходе элемента ИЛИ-НЕ 61 - низкий (запрещающий), который запрещает прохождениечерез элементы И 62 сигналавыделения цикла в блок БП55 (возврат из одного модуля в другой не будет воспринят какпризнак цикла). Сигнал, выработанный с второговыхода дешифратора 10 команд, черезэлемент 19 задержки поступает такжена вход 34 БП, при этом БП работаетследующим образом. Этот сигнал поступает на элемент И 52 каждой ячейки, но сбрасывает триггер 55 толькотех ячеек Б 11, для которых текущийадрес передачи управления находитсявнутри соответствующих им циклов,т.е. в которых осуществляется подсчет суммарного времени,После расшифровки команды концаработы анализируемой программы импульсный сигнал с четвертого выходадешифратора 10 команд сбрасывает содержимое счетчика 9 адреса и по управляющему выходу 27 устройства сигнализирует в ЭВМ об окончании работыустройства в первом режиме. В случае,если при работе устройства в первомрежиме количество обнаруженных впрограмме циклов превышает емкостьБП, то сигнал переполнения с выходасчетчика 9 адреса через элемент И 13выдается через управляющий выход 28устройства в ЭВМ, сигнализируя обаварийной ситуации. При работе устройства во втором режиме по управляющему входу 25 устройства черезэлемент ИЛИ 15 из ЭВМ на счетный входсчетчика 9 адреса поступают сигналывыдачи, каждый из которых выдаетсяпосле считывания содержимого очередной ячейки БП с группы 26 информационных выходов устройства. В зависимости от кода, находящегося на счетчике 9 адреса, возбуждается соответствующая выходная шина дешифратора 39адреса БП, соединенная с разрешающим входом группы 49 элементов И соответствующей ячейки, Этим обеспечивается поочередная (от 1 до И) передача содержимого регистра 42, счетчика 43, счетчика 44 времени очереднойячейки БП через группу 41 элементовИЛИ на группу 37 информационных выходов БП и далее на группу26 информационных выходов устройства.510 15 20 25 30 35 40 45 50 5 сравниваемого числа первой схемысравнения и группой информационныхвходов регистра ключа защиты, выходкоторого соединен с входом второго Формула и э о б р е т е и и я 1. Устройство для отладки программ, содержащее блок буферной памяти, регистр адреса команды, счетчик адреса, первую группу элементов И, первый элемент ИЛИ и первый элемент задержки, блок буферной памятисодержит дешифратор адреса, элемент И, группу элементов ИЛИ и И запоминающих ячеек, где М - максимальное количество циклов исследуемой программы, а каждая запоминающая ячейка содержит первую схему сравнения, регистр цикла, счетчик цикла, первую и вторую группы элементов И, причем первая группа информационных входов устройства соединена с первыми входамп элементов И первой группы,выходы которых соединены с группой информационных входов регистра адреса команды, группа выходов регистра адреса команды соединена с соответствующими входами первого сравниваемого числа первой схемы сравнения каждой запоминающей ячейки блока буферной памяти, выходы элементов ИЛИ группы блока буферной памяти являются группой информационных выходов устройства, выход элемента И блока буферной памяти через первый элемент задержки соединен с первым входом первого элемента ИЛИ, выход которого соединен со счетным входом счетчика адреса, группа информационных выходов счетчика адреса соединена с группой входов дешифратора адреса блока буферной памяти, вход чтения устройства соединен с вторым входом первого элемента ИЛИ, -й выход дешифратора адреса блока буферной памяти (11,п) соединен с первыми входами элементов И первой и второй групп -й запоминающей ячейки блока буферной памяти, выходы элементов И второй группы 1-й запоминающей ячейки блока буферной памяти соединены с 1-ми входами элементов ИЛИ группы блока буферной памяти, выход неравенства первой схемы сравнения -й запоминающей ячейки блока буферной памяти соединен с -м входом элемента И блока буферной памяти, вторые входы элементов И первой группы каждой запоминающей ячейки блока буферной памяти соединены с выходом элемента И блока буферной памяти, груп-, па информационных выходов регистра адреса команд соединена с третьимивходами соответствующих элементов Ипервой группы всех запоминающих ячеек блока буферной памяти, выходы элементов И первой группы -й запоминающей ячейки соединены с информационными входами регистра цикла 1-й запоминающей ячейки, информационныевыходы регистра цикла 1-й запоминающей ячейки соединены с входами второго сравниваемого числа первой схемы сравнения 1-й запоминающей ячейки,информационные выходы регистра цикла и счетчика циклов 1-й запоминающей ячейки соединены с вторыми входами соответствующих элементов И второй группы, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных воэможностей за счет запоминания команды начала, адреса команды начала, адреса команды конца, количества повторений цикла и времени выполнения цикла, в устройство введены регистр ключа защиты программы, регистр кода команды, первая и вторая схемысравнения, вторая и третья группыэлементов И, второй и третий элементы ИЛИ, второй и третий элементы задержки, дешифратор команд, элемент И и блок ассоциативной памяти, причемв каждую запоминающую ячейку блокабуферной памяти введен счетчик времени, вторая и третья схемы сравнения, четыре элемента И, элемент ИЛИи триггер, причем вторая группа информационных входов устройства соединена с первыми входами элементов Ивторой группы, выходы которых соединены с первыми входами элементов Итретьей группы и с входами дешифратора команд, выходы элементов И третьей группы соединены с информационными входами регистра кода команд,выходы которого соединены с третьимивходами соответствующих элементов Ипервой группы и соответствующими входами первого сравниваемого числа первой схемы сравнения всех запоминающих ячеек блока буферной памяти,третья и четвертая группы информационных входов устройства соединены сбответственно с группой входов первого сравниваемоо числа первой схемы сравнения, выход сравнения первой схемысравнения соединен с первым входомэлемента И и с вторыми входами элементов И второй группы, выход элемента И является выходом ошибки устройства, первая группа информационных входов устройства соединена с группой информационных входов блока ассоциативной памяти, с группой входов первого сравниваемого числа второй схемы сравнения, с группой входов первого сравниваемого числа второй и третьей схем сравнения, всех запоминающих ячеек блока буферной памяти и с третьими входами соответствующихэлементов И первой группы и соответствующими входами первого сравниваемого числа первой схемы сравнения всех запоминающих ячеек блока буферной памяти, первый, второй, третий и четвертый выходы дешифратора команд соединены соответственно с первым входом второго элемента ИЛИ, с вторым входом второго элемента ИЛИ, с входом обращения блока ассоциативной памяти и с вьжодом останова устройства, первый, второй, третий и четвертый выходы дешифратора команд соединены соответственно через второй элемент задержки с первым входом третьего элемента ИЛИ, через третий элемент задержки - с вторым входом третьего элемента ИЛИ, с первым входом первого элемента И всех запоминающих ячеек блока буферной памяти и с входом обнуления счетчика адреса, выход третьего элемента задержки соединен с тактовым входом блока ассоциативной памяти и с первым входом второго элемента И всех запоминающих ячеек блока буферной памяти, выход второго элемента ИЛИ соединен с вторыми входами элементов И первой и третьей групп, выход третьего элемента ИЛИ соединен с тактовым входом второй схемы сравнения, выход равенства которой соединен с входом считывания блока ассоциативной памяти, выход признака которого соединен с тактовым входом первой схемы сравнения всех запоминающих ячеек блока буферной памяти, вход меток времени устройства соединен с первым входом третьего элемента И всех запоминающих ячеек блокабуферной памяти, выход переполнениясчетчика адреса соединен с вторымвходом элемента И и является выходомконца чтения устройства, группа ин формационных выходов регистра адреса команды соединена с группой входов второго сравниваемого числа второй 10 15 20 ЗО 35 40 45 50 55 схемы сравнения, выход равенства первой схемь 1 сравнения 1-й запоминающей ячейки соединен со счетным входом счетчика циклов -й запоминающейячейки блока буферной памяти, выходыкода адреса конца цикла и начала цик.ла регистра циКла 1-й запоминающейячейки соединены с входами второгосравниваемого числа соответственновторой и третьей схем сравнения 1-йзапоминающей ячейки, выходы Меньше"и "Больше" второй и третьей схемсравнения д-й запоминающей ячейкисоединены соответственно с первым ивторым входами четвертого элемента И-й запоминающей ячейки, вьжод которого соединен с вторыми входами первого и второго элементов И и первымвходом 1-й запоминающей ячейки, выходы первого и второго элементов И-й запоминающей ячейки соединенысоответственно с входами установкинуля и единицы триггера 1-й запоминающей ячейки, прямой выход которогосоединен с вторым входом элемента ИЛИд-й запоминающей ячейки, выход которого соединен с вторым входом третьего элемента И 1-й запоминающей ячейки, выход которого соединен со счетным входом счетчика времени 1-й запоминающей ячейки, выходы счетчикавремени 1-й запоминающей ячейки соединены с вторыми входами соответствующих элементов И второй группы -йзапоминающей ячейки.2. Устройство по и, 1, о т л ич а ю щ е е с я тем, что блок ассоциативной памяти содержит элементИЛИ-НЕ, М элементов И (М - максимально допустимое количество вложенных друг в друга модулей программы),М триггеров, М элементов задержки,М счетчиков адреса возврата, М группэлементов И, М схем сравнения,(М+1)-й элемент И, причем группа информационных входов блока соединенас первыми входами элементов И всехгрупп и группой входов первого сравниваемого числа всех схем сравнения,тактовый вход блока соединен с тактовыми входами всех схем сравнения,выход К-го счетчика адреса возврата(К =: 1,М) соединен с входом второгосравниваемого числа К-й схемы сравнения, выходы "Равно" и Не равно К-йсхемы сравнения соединены соответственно с входом установки нуля К-го триггера и с К-входом элемента ИЛИ-НЕ, выход которого соединен с первым5 входом (М+ 1)-го элемента И, вход счи. тывация блока соединен с вторым входом (М+ 1)-го элемента И, выход которого является выходом признака блока, вход обращения блока соединен с пер-, выми входами первых М элементов И, инверсный выход первого триггера соедицец с вторым входом первого элемента И, единичный выход К-го триггера соедицец с вторым входом (К+1)-го элемецта И, выход К-го элемента И соединен с единичным входом К-готриггера, с вторыми входами элементов И К-й группы и через К-й элемент задержки со счетным входом К-го счетчика адреса возврата, выходы элементов И К-й группы соединены с информационными входами счетчика адреса возврата.Тираж 670 Государстве елам изобре осква, ЖПодписноео комитета СССРй и открытийушская наб, д. 4