Устройство регистрации программных событий памяти

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 706 15/ ц 4 со 6 Р 1 ССР ЫТ ГОСУДАРСТВЕННЫЙ КОМИ ПО ДЕЛАМ ИЗОБРЕТЕНИЙ ИСАНИЕ ИЗОБРЕТЕНИЯ ЕЛЬСТВ И АВТОРСКОМУ С 8)исаивам(56) Техническое оп ие устройства ЕСЕ 13.051.005 ТОЧ. Электронная вычислительная машина ЕСМ.: финансы и статистика, 1981,(54) УСТРОЙСТВО РЕГИСТРАЦИИ ПРОГРАММНЫХ СОБЫТИЙ ПАМЯТИ(57) Изобретение относится к вычислительной технике и может быть использовано в процессоре вычислительной машины для отладки программ исбора статистической информации одинамике обращений программ к структурам данных, расположенных в основной памяти, Целью изобретения является расширение функциональных возможностей устройства за счет формиования признака обращения к заданн зоне памяти при считывании. Устроиство содержит регистр управления,первый и второй регистры нижней границы адреса, первый и второй регистрыверхней границы адреса, триггер выборки команды, триггер изменения содержания памяти, первый и второйарифметико-логические блоки, блокместного управления, буферную памятьпризнаков обращения к основной памяти, триггер синхронизации, буфернуюпамять результатов, блок выдачи результата, блок записи в триггерыпрограммных событий, триггер чтенияиз памяти, коммутатор. Устройствопозволяет организовать сбор статистической информации об использованииданных в основной памяти для произвольных программ с незначительнымпотреблением машинных ресурсов, связанным с обработкой зафиксированныхобращений к памяти. 5 ил. 3 табл.Таблица 1 Входы Выходы Уп/п 1 2 3 4 5 68 9 10 11 12 13 1 2 3 4 5 6 7 8 9 10 11 12 1 14 00000010 0 0 0 0 000000 1 О 0 0 0 00000011 О 0 0 0 0000001 1 0 0 0 0 00000011 0 0 0 0 00000000 0 0 0 0 000000001 1 1 х х х 0 0 7 ххх 10010 хх 8 ххх 01 О Охх 9 ххх 00110 хх 10 ххх 1 х,10 хх 00000001 1 1 1 1 х х х .00 00000010 1.1 1 х х х 0 0 00000000 0 0 0 0 х х х 0 0 11 ххх х 110 хх х х х 0000000000 О 0 0 012970Изобретение относится к вычислительной технике и может быть использовано в процессоре вычислительной машины для отладки программ и сбора статистической информации о динамике обращений программ к структурам данных, расположенным в дсновной памяти,Целью изобретения является расширение функциональных возможностей устройства за счет формирования при О знака обращения к заданной зоне памяти при считывании.На фиг. 1 приведена схема устройства; на фиг. 2 - схема арифметикологического блока; на фиг. 3 - схема коммутатора; на фиг. 4 - схема БИС К 800 ВТЗ; на фиг, 5 - временная диаграмма работы устройства.Устройство регистрации программных событий основной памяти (фиг. ) 20 содержит: регистр 1 управления, первый регистр 2 нижней границы адреса, второй регистр 3 нижней границы адреса, первый регистр 4 верхней границы адреса, второй регистр 5 верхней границы адреса, триггер 6 выборки команды, триггер 17 изменения содержания памяти, первый арифметико-логический блок 8, второй арифметикологический блок 9, блок 10 местного управления, буферная память 1 призГ ПП 131 Г 1 1 ххОххх 00 хх х х х 11 2 00 хкхООхх х х х 00 3 101 хххООхх х х х 10 4 011 хххООхх х х х 01 5 111 хххООхх х х х 11 6 ххх 00010 хх х х х 00 65 2иаков обращения к памяти, триггер 12 синхронизации, буферная память 13 результатов, блок 14 выдачи результата, блок 15 записи в триггеры программных событий, триггер 16 чтения из памяти, коммутатор 17.На фиг. 1 также обозначены входы и выходы (18-23) устройства. Арифметико-логические. блоки 8 и 9 (фиг,2) содержат элемент И 24, БИС К 1800 ВТЗ 25-28, Коммутатор 17 (фиг. 3) содержит мультиплексоры 29-44,Четырехсекционная БИС К 800 ВТЗ (фиг. 4)содержит: дешифраторы 45 и 46, выходной буфер 47, мультиплек" сор 48, адресный регистр 49, регистр 50 данных, мультиплексоры 51-56, арифметико-логический узел 57, мультиплексоры 58 и 59, массив 60 регистровБИС содержит выходную шину А, двунаправленные шины ДВ, ОВ, 1 В, входную шину Р, управляющие входы ИБО-МЯ 14.Устройство регистрации программных событий памяти (фиг1) предназначено для прерывания текущей программы с цельк анализа заданных событий при обращении к основной памяти.В табл. 1 приведены данные истинности блока местного управления.10010000000 1 0010000001 1 001000001 0 1 0010000000 0 12 ххххххх 100 0 0 1 13 ххххххх 101 О 0 1 14 ххххххх 10 х 1 0 1 15 ххххххх 10 0 01 16 ххххххх 1 О0 1 0 0 0 1 0 0 0010000001 О 1 0 0 0010000010 0 1 0 0 0010000000 0 0 1 0 17 ххххххх 10 х 1 1 1 18 ххххххх 1 1 О 0 О 1 19 ххххххх 111 0 0 1 0010000001 0 0 1 0 0010000010 0 0 1 0 0010000000 0 0 О 1 0010000001 0 О 0 1 20 ххххххх 11 х 1 0 1 21 ххххххх 1 10 0 1 1 22 ххххххх 1 1 1 0 1 1 23 ххххххх 1 1 х 1 1 1 24 ххххххх 100 х 0 0 25 ххххххх 101 х 0 0 26 ххххххх 100 х 1 0 27 ххххххх 101 х 1 0 28 ххххххх10 х 0 0 29 ххххххх 1 1 1 х 0 О 0 0 1 0010000010 0 0001000000 0 0 0 0 0000100000 0 0 0 0 О О 0 0001000001 0 0000100001 0 О 0 0 0000010000 О 0 0 0 0000010000 0 0 0 0 30 ххххххх 110 х 1 0 0000001001 0 0 0 0 31 ххххххх1 х 1 0 0000001001 0 0 0 0 В табл. 2 приведены данные истинности для единичного значения блока выдачи результата. Продолжение табл.2 ыход М Входы 1 2 3 4 5 6 7 55 3 х х х х 1 0 04 х х х х О 1 0 5 0 х 0 х 0 0 1 1 1 1 х х х х О 1 2 х х 1 1 х х 0 1/п 5 129Продолжение табл. 2 706562 бит (табл. 3, столбец 6), признак границ - 3 бит, поступающий на первый вход блока 14 выдачи результата (табл. 2, столбец 7).0 х О 0 О 0 1 7 х 0 х 0 О 1 х 0 х10 х 0 х 0 1 1 1 О 1 1 1 0 12 х 0 0 х 1 Таблица Выход Яз 0 0 хххх 0 3 10 хххххх 4 111000 ххх 000 511 хххООО 000 6 111001 7 111 х 1 х 1 8 1 1 1 хх 1 9 111 х 111 О 01 01 00 00 101 Регистр управления 1 предназначен для хранения признаков программных событий; изменение содержимого заданной области основной памяти - 0 бит, поступающий на первый вход блока записи в триггере 15 программных событий (табл. 3, столбец 5), выборка команды из заданной области основной памяти - 1 бит (табл. 3, столбец 4), выборка операнда из заданной области основной памяти -В табл. 3 приведены данные истинности блока записи в триггеры программных событий. Первый 2 и второй 3 регистры нижних границ адреса служат для хранениядвоичного значения нижней границы адреса. Первый 4 и второй 5 регистрыверхних границ адреса служат дляхранения двоичного значения верхнейграницы адреса. Триггер 6 выборки команды служит для запоминания программного события выборки команды из заданных границ основной памяти, Триггер 7 изменения содержимого памятислужит для запоминания программногособытия изменения содержимого памятив заданных границах.Первый арифметико-логический блок8 служит для занесения с сервисноймагистрали 20 н с шины 19 микропрограммной записи информации в региструправления 1, первый 2 и второй 3регистры нижних границ адреса, считывание информации иэ первого 2 и второго 3 регистров нижних границ адреса на сервисную магистраль 20, а также производит арифметические действияв двоичном коде по сложению значениянижней границы адреса, взятого в дополнительном коде, с текущим значением адреса основной памяти,Второй арифметико-логический блок9 служит для занесения информации впервый 4 и второй 5 регистры верхнихграниц адреса, для обмена информациейрегистров 4 и 5 с сервисной магистралью 20, а также для осуществления40 тех же арифметических действий, нотолько со значением верхней границыадресаБлок местного управления 1 О служит для задания рабочих режимов пер 45 вому 8 и второму 9 арифметико-логическим блокам. Значения столбцовтабл.следующие: входы - 1 - перенос с младших разрядов с буфернойпамяти реэультато:в 13 первого ариф 50 метико-логического устройства 8;2 - перенос с младших разрядов с буферной памяти 13 результатов второгоарифметико-логического устройства 9;3 - триггер 12 синхронизации; 4-13 -55 значения описаны; выходы:- СпА,2 - С 1 пВ; 3 - Мз 2; 4 - МзЗ - А 1;5 - МзЗ - А 2: 6 - МзЗ - В 1 7 - Мз 3 -В 2; 8 - Мз 5; 9 - Мз 0; 10 - Мз 12;11 - СцА 1: 12 - СцА 2; 3 - СцВ 1;297065 4 - СцВ 2. Обозначения: А - для первого арифметико-логического блока 8,И - для второго арифметико-логического блока 9. Буферная память призна.ков обращения памяти служит для запо.минания на один цикл как самого фак- .та обращения к памяти, так и ее признаков выборка команды, запись иличтение). Смена информации происходит в каждом цикле по синхросигналу 7. Триггер 12 синхронизации позволяет синхронизовать работу устройства, Запуск триггера происходит по синхросигналу триггера 1, а сброс по синхросигналу б.Буферная память 13 результатов состоит из четырех бит и служит для запоминания значения переносов и признаков равенства нулю мпадших разрядов слагаемых первого 8 и второго 9 арифметико-логических блоков.Блок 14 выдачи результатов анализирует значения (табл. 2), В табл. 2 приняты следующие обозначения: столбец 1 - ЕЭА первого арифметико-логического блока 8 (фиг. 2), столбец 2 - ЕОА 30 с буферной памяти 13 результатов: столбец 3 - ЕРВ со второго арифметико-логического блока 9; столбец 4 - ЕЭВЗП с буферной памяти 13 результатов; столбец 5 - перенос с первого арифметико-логического блока 8, столбец 6 - перенос со второго арифметико-логического блока 9; столбец 7 - признак границы ( и выдает результат в блок 15 записи в триггеры программных событий),Блок 15 записи в триггеры программных событий анализирует значения регистра 1 управления (табл. 3, столбцы 4-6), выход блока 14 выдачи результата, (табл.З, столбец 1), значение триггера 12 синхронизации (табл. 3, столбец 2), наличие синхросигнала б (табл. 3, столбец 3), и значение буферной памяти 11 признаков обращения к памяти табл. 3, столбец 7 - обращение, столбец 8 - команда; столбец 9 - запись) и производит запуск триггеров выборки команды б, изменения содержимого памяти и чтения иэ па.мяти 16 (столбцы 1-3 выходов).Коммутатор 17 служит для коммутации младших, а затем и старших разрядов текущего адреса под управлением триггера 12 синхронизации. 0 15 20 25 30 35 40 45 50 55 8устройство регистрации программных событий основной памяти (фиг,1) работает следующим образом,В регистр 1 управления, в первый 2 и второй 3 регистры нижней границы адрес и первый 4 и второй 5 регистры верхних границ адреса микро- программно (табл. 1, строки 7-9) или по сервисной магистрали от внешнего вычислительного оборудования (табл.1, с. 12-23) заносится информация. Затем на шине разрешения микропрограммной записи и на шине разрешения обмена с сервисной магистралью устанавливаются нулевые значения (табл.1, столбцы 7 и 8) и устройство переходит в режим работы, характеризующийся строками 1-5 табл, 1, С приходом сигнала "Обр, с признаками", эти состояния по синхросигналу ти 7 запоминаются в буферной памяти признаков обращения к памяти 11 (фиг. 5), текущий адрес основной памяти поступает на вход коммутатора 17, и на входыпервого 8 и второго 9 арифметикологических блоков, На входы "С 1 пА"и "С 1.п В" при равенстве нулю триггера 12 синхронизации поступают логические единицы, а режим работы первого 8 и второго 9 арифметико-логических блоков определяет строка 1 табл. 1. По заднему фронту синхроимпульса ти 1 триггер синхронизации 12 переходит в единичное состояние, переносы СопС и выход ЕЭ (фиг. 2) запоминаются в буферной памяти 3 результатов. Переносы с буферной памяти 13 результатов поступают на блок 10 местного управления, работа которого характеризуется строками 2-5 табл. 1, иэ которой видно, что на арифметикологические блоки поступают значения старших разрядов адресов, находящихся во вторых регистрах нижних (3) и верхних (5) границ (Мэ 12=1), а коммутатор 17 подает на входы 1 арифметико-логических блоков значения старших разрядов текущего адреса. К началу синхроимпульса тиб на выходе блока выдачи результатов 14 установлено значение и, если оно принимает единичное значение, то при совпадении признаков программных событий (масок), заданных в регистре 1 управления со значением буфера признаков обращения к основной памяти 11, происходит установка триггеров 6, 7 и 14 согласно табл. 3. Единичные значе 1297065ния триггеров 6, 7 и 1 б поступают в вычислительную систему, которая может по этим событиям производить прерывание,При необходимости имеется возможность считать информацию с первого 2 и второго 3 регистров нижних границ адреса и с первого 4 и второго 5 ре.гистров верхних границ адреса на сервисную магистраль 20, Режим этот опи- Ю сан 24-31 строками табл. 1.Формула изобретенияУстройство регистрации программных 15 событий памяти, содержащее регистр управления, первый и второй регистры нижней границы адреса, первый и второй регистры верхней границы адреса, триггеры выборки команды и изменения 2 О содержимого памяти, выходы которых являются выходами группы устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет формирования признака обращения к заданной зоне памяти при считывании, в устройство введены первый и второй арифметикологические блоки, блок .местного управления, буферная память признаков обращения к памяти, триггер синхронизации, буферная память результатов, блок выдачи результата комму" татор., блок записи в триггеры программных событий и триггер чтения из памяти, причем выход последнего является выходом устройства, а вход соединен с первым выходом блока записи в триггеры программных событий, первый вход которого подключен к пер О вому входу блока выдачи результата и к выходу регистра управления, второй вход соединен с выходом блока выдачи результата, второй вход которого подключен к первому входу 45 буферной памяти результатов и к выходу второго арифметико-логического блока, первый вход которого соединен с выходом коммутатора и с первым входом первого арифметико-логичес кого блока, второй вход подключен к второму входу первого арифметикологического блока и является входом/выходом устройства, входы/выходы первой и второй групп второго арифметико-логического блока соединены соответственно с входами/выходами первого и второго регистров верхнейграницы адреса, входы третьей группысоединены с входами третьей группыпервого арифметико-логического блокаи являются входами первой группыустройства, первый выход первогоарифметико-логического блока подключен к входу регистра управления,входы/выходы первой и второй группсоединены соответственно с входами/выходами первого и второго регистров нижней границы адреса, а выходподключен к второму входу буфернойпамяти результатов и к третьему входу блока выдачи результата, четвертый вход которого соединен с выходомбуферной памяти результатов и с первым входом блока местного управления, выходы которого подключены квходам четвертой группы первого ивторого арифметика-логических блоков, второй вход соединен с первымвходом буферной памяти признаковобращения к памяти, информационнымвходом коммутатора и является первым входом устройства, а третийвход подключен к выходу триггерасинхронизации и управляющему входукоммутатора, информационные входыгруппы которого являются входамивторой группы устройства, вход триггера синхронизации, второй вход буФерной памяти признаков обращения кпамяти, третий вход буферной памятирезультатов и третий вход блока записи в триггеры программных событийявляются соответствующими входамитретьей группы устройства, второйи третий выходы и четвертый входблока записи в триггеры программныхсобытий соединены соответственно свходами триггеров выборки командыи изменения содержимого памяти ис выходом буферной памяти признаковобращения к памяти, 12970651297065 ТИМ ТИ 7 Одр, ВЫХОдН ВЬВОдЦ ВЫХОд17 ВЫХОДЫЮ,У ВЫХОД43 ВЫХОд МбСоставитель О, Исаев Редактор Т. Парфенова Техред Л.Сердюкова Корректор А. Тяско Заказ 783/53 Тираж 673 Подписное ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д, 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 41