Устройство для контроля блоков памяти

оо делам изооретеиий и открытийОпубликовано 15.05.82,Бюллетень И 18 Дата опубликования описания 15.05.82(72) Авторы изобретения И, Монахов, В. И. Косов, А, И. Савельев и Е Заявите 54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТ вычислительнойменено в стендахх запоминающих является повышениедля контроля блоко Изо техниктение относится и может быть и Целью изобретениянадежности устройстпамяти. роверки стройств оков постоян Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее линейные усилители, первые входы которых соединены с соответствующими входными шинами, блок полупостоянной памяти, блок управления, первый выход которого соединен с первой выходной шиной, второй - с второй выходной шиной и с первым входом блока полупостоянной памяти, блок индикации, первый вход которого соединен с выходом блока полупостоянной па. мяти, а второй - с третьим выходом блока управления, и третью выходную шину, введе. ны четыре элемента ИЛИ, два элемента И, дискриминаторы, группа счетчиков, триггер, блок задержки и счетчик циклического обращения, причем выходы линейных усилителей подключены к соответствующим входам первого элемента ИЛИ, выход которого подключен к входам дискриминаторов, выходы которых подключены к входам соответствую йства контроля блоков посодержащие контролируе, блок управления и блок2.их устройств является ма. Известны устро тоянной памяти,мый блок памятииндикации 11 и Недостатком эт ая надежность. Наиболее близк ти к данному изо ство, ссдержащее тательных сигнало м по техннческои сущносретению является устройлок формирования испы, дополнительный анализа- параметров, блок формиро дикации н блок опорных тор электрическ вания сигналов напряжении 31. Однако известн ое устроиство не предусма оперативного определения ошений параметров конта памяти, что снижает наривает точного иоптимальных соотнролируемого блокдежность устройст контроля. О П И С А Н И Е928422ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ,20 25 ЭО ших счетчиков группы, выходы которыхподключены к входу блока управления, выходы первого и последнего дискриминаторовподключены к соответствующим входам вто.рого элемента ИЛИ, выход которого под.ключен к второму входу блока полупостоянной памяти, четвертый выход блока управле.ния подключен к первым входам третьегои четвертого элементов ИЛИ, выход третьегоэлемента ИЛИ - к первому входу триггеравыход четвертого элемента ИЛИ - к первому входу счетчика циклического обращения,пятый и шестой выходы блока управления .к соответствующим входам первого элемента И, выход которого подключен к входублока задержки, второму входу триггера ивторому входу счетчика циклического обра.щения, один выход которого подключенк второму входу третьего элементу ИЛИ,а другие выходы - к вторым входам соответствующих линейных усилителей, выходблока задержки подключен к первому входувторого элемента И, выход триггера - квторому входу второго. элемента И, выходкоторого подключен к третьей выходнойшине и второму входу второго элемента И,выход которого подключен к третьей выходной шине и второму входу четвертогоэлемента ИЛИ.На чертеже представлена структурная схема устройства для контроля блоков памяти.Устройство содержит контролируемый блокпамяти 1 группу линейных усилителей 2,первый элемент ИЛИ 3, группу дискриминаторов 4, группу счетчиков 5, второй элемент9ИЛИ 6, блок полупостоянной памяти 7, блокуправления 8, первый элемент И 9, третий.10 и четвертый 11 элементы ИЛИ, триггер12, счетчик циклического обращения 13,блок 14 задержки, второй элемент И 15и блок индикации 16,Устройство работает следующим образом.По сигналу "Пуск" блока управления, включающего в свой состав задающий генератор прямоугольных импульсов, элемент И, ИЛИ, НЕ блока задержки, формирователи и счетчики импульсов управления и триггеры задания режимов (на чертеже не показаны), запускающий импульс через первый элемент И поступает на входы счетчика 13, триггера 12 и блока 14, Триггер 12 разре. шает прохождение задержки запускающего импульса на блок 1. Считанные с блока 1 сигналы поступают на.группу усилителей 2, количество которых соответствует разряд.ности. Особенностью этой группы являетсяодинаковый коэффициент усиления; который устанавливается для всех усилителей 2. 4Счетчик 13 вырабатывает последовательность сигналов, обеспечивающую поочередное сраба. тывание усилителей 2 в соответствии с запус. кающими Сигналами блока 8, Усиленные таким образом считанные сигналы поступают на группу дискриминаторов 4, первый и последний из которых отрегулированы таким образом, что соответствуют экстремельным значениям считанных сигналов, допустимым И 1 для блока 1. Другие дискриминаторы 4 на строены на различные значения считанныхсигналов с определенным шагом дискретности. При появлении считанных сигналов, соответствующих экстремальным значениям вблоке 7, с элемента 6 поступает разрешение на запись, и записывается адрес числа с критичными значениями выходного сигнала. Выходные сигналы с группы дискриминаторов 4 поступают на группу счетчиков 5, где фиксируются и поступают на блок 8. В бло ке 8 определяется счетчик с наибольшим количеством зафиксированных сигналов, что дает возможность определить такое напряжение смещения схем воспроизведения блока 1, которое соответствует большинству адресов блока.Обращение к каждому адресу происходит столько раэ, сколько разрядов имеет считанное число. После анализа одного адреса с первого выхода блока управления сигнал "Установка О поступает на элемент 10, выходной сигнал которого подготавливает к ьработе триггер 12 и элемент 11, сигнал с которого устанавливает ноль счетчика 13. Блок8 вырабатывает тактовый импульс, который Э 5. через элемент 3 поступает на блок 14, ачерез него на элемент 15, на первый входкоторого поступает разрешающий сигнал стриггера 12. Таким образом, на блок 1 сэлемента 15 поступает импульс "Запуск" ф 1 и происходит циклическое обращение кследующему адресу, После проверки всехразрядок одного числа триггер 12 устанавливается через элемент 10 в ноль, на элемент15 подается разрешающий сигнал для про пуска следующего адреса.Напряжение смещения, таким образом,определяется более надежно, Блок управления изменяет режим работы контролируемого блока памяти, и проводится операцияанализа тока опроса. Проделав такую операцию несколько раэ и получив максимальнуюразницу между количеством адресов, занесен.ных в блок полупостоянной памяти, и адресов, для которых выбирается определенное значение напряжения смецения, контрольблока памяти заканчивается.Предлагаемое изобретение позволяет произ.водить аппаратный анализ всех адресов контролируемого блока памяти, выявлять наихуд. шие, которые фиксируются для последующего детального анализа, что существенно повышает надежность устройства для контроля блоков памяти.Формула изобретенияУстройство для контроля блоков памяти, содержащее линейные усилители, первые входы которых соединены с соответствующими входными шинами, блок полупостоянной памяти, блок управления, первый выход которого соединен с первой выходной шиной, второй - с второй выходной шиной и с первым входом блока полупостоянной памяти, блок индикации, первый вход которого соединен с выходом блока йолупостоянной памяти, а второй - с третьим выходом блока управления, и третью выходную шину, о т л ич а ю щ е е с,я тем, что, с целью повышения надежности устройства, в него введены четыре элемента ИЛИ, два элемента И, дискриминаторы, группа счетчиков, триггер, блок задержки и счетчик циклического обращения, причем выходы линейных усилителей подключены к соответствуюш;им входам первого элемента ИЛИ, выход которого под. ключен к входам дискриминаторов, выходы которых подключены к входам соответствующих счетчиков группы, выходы которых подключены к входу блока управления, выходы первого и последнего дискриминаторов 928422подключены к соответствующим входамвторого элемента ИЛИ, выход которого подключен к второму входу блока полупостоянной памяти, четвертый выход блока управления подключен к первым входам третье.го и четвертого элементов ИЛИ, выход третьего элемента ИЛИ - к первому входу триг.гера, выход четвертого элемента ИЛИ - кпервому входу счетчика циклического обра.10 щения, пятый и шестой выходы блока управления - к соответствующим входам пер.вого элемента И, выход которого подключенк входу блока задержки, второму входутриггера и второму входу счетчика цикли. д 15 ческого обращения, один выход которогоподключен к второму входу третьего элемента ИЛИ, а другие выходы - к вторымвходам соответствующих линейных усилителей, выход блока задержки подключен кпервому входу второго элемента И, выходтриггера - к второму входу второго элемента И, выход которого подключен к третьей выходной шине и второму входу четвер.того элемента ИЛ.25Источники информации,принятые во вйимание при экспертизе1. Авторское свидетельство СССР У 668008,кл. (л 11 С 29/00, 1979,2. Авторское свидетельство СССР У 584338,30кл 6 11 С 29/00 19773, Авторское свидетельство СССР У 602996,кл. 6 11 С 29/00, 1978 (прототип).928422 Составитель В. Костинерсиянцева Техред Ж. Кастелевич иак аказ 3249/6 дписно 11303 ППП "Патент", г, Ужгород, ул, Проектная НИИПИ Госуда по делам из