Запоминающее устройство

/О 350 С ОПИСАНИЕ ИЗОБРЕТЕН ЕТЕЛЬСТ К АВТОРСКОМУ о СССР1980 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬГПЮ(54)(57) 1. ЗАПОМИНАКйЕЕ УСТРОЙСТВО,содержащее основной и дополнительный накопители, регистр числа, группы элементов И, элементов ИЛИ и блокзадания адреса, один выход которогоподключен к адресным входам основного накопителя, а вход является входом устройства, причем вторые входыэлементов И первой группы соединенысоответственно с одними выходами основного накопителя, вторые входыэлементов И второй группы - с другими выходами основного накопителя,выходы элементов И первой и второйгрупп подключены соответственно квходам элементов ИЛИ, выходы которыхсоединены с соответствующими входамирегистра числа, выходы которого под"ключены к одним информационным входамосновного накопителя, выходы регистра числа подключены к вторым входамсоответствующих элементов И третьейгруппы, к выходам которых подсоединены соответствующих входы элементовИ четвертой группы, а выходы этихэлементов соединены соответственно сдругими информационными входами основного накопителя, о т л и ч а ю -щ е е с я тем, что, с целью повышения надежности запоминающего устройства, оно содержит блок подключения корректирующих разрядов, входыпервой и,второй групп которого подключены к информационным выходамдополнительного накопителя, а вход -к третьему выходу блока задания адреса и синхрониэирующему входу основного накопителя, выходы первой группы блока подключения корректирующихразрядов подключены к первым входамсоответствующих элементов И первойгруппы, выходы второй группы блокаподключения корректирующих разрядовподключены к первым входам соответствующих элементов И второй и третьей групп, а выход - к управляющемувходу основного накопителя,2. Устройство по п.1, о т л и -ч а ю щ е е с я тем, что блок подключения корректирующих разрядов содержит два регистра сдвига, три счетчика, дешифратор, элемент сравнения,генератор тактовых импульсов, дваформирователя одиночных импульсов,дополнительные группы элементов И,дополнительную группу элементов ИЛИ,группы элементов НЕ, группу триггеров, элементы И, элементы ИЛИ и тригФгеры, причем информационные входыпервого регистра являются входамипервой группы блока подключения корректирующих разрядов, а информационные входы второго регистра подключены к выходам элементов НЕ первойгруппы, входы которых являются входами второй группы блока подключениякорректирующих разрядов, один входкаждого триггера первой группы соединен с выходом соответствующего эле084903 1 мента И первой дополнительной группы, а его другой вход подключен к выходу соответствующего элемента ИЛИ дополнительной группы, выход данного триггера подключен к первым входам элементов И второй дополнительной группы соответствующего разряда, вторые входы соответствующих элементов И второй дополнительной группы каждого разряда соединены с выходом соответствующих элементов И третьей дополнительной группы, входы каждого элемента И третьей дополнительной группы подключены к выходам соответствующего разряда второго. реги" стра сдвига и элемента НЕ первой группы, выход каждого элемента И второй дополнительный группы подключен к входу соответствующего триггера второй группы, к одному входу соответствующих элементов ИЛИ дополнительной группы через соответствующий элемент НЕ второй группы подключены третьи входы соответствующих элементов И первой дополнительной группы, а к другим входам соответствующих элементов ИЛИ дополнительной группы подключены выходы триггера второй группы, выходы элементов ИЛИ дополнительной группы подключены к входам первого элемента И, выход которого соединен с входом первого триггера, один выход первого триггера подключен к одному входу второго элемента И, второй вход которого соединен с выходом первого формирователя одиночнык импульсов, выход второго элемента И подключен к первым входам двух регистров сдвига и к входу второго триг гера, выход которого подключен к одному входу третьего элемента И, а другой вход соединен с генератором тактовых импульсов, выход третьего элемента И подключен к одним входам четвертого и пятого элементов И, выходы которых подключены к вторым входам соответственно первого и второго регистров сдвига, выход четвертого элемента И подключен к входупервого счетчика, информационные выходы которого подключены к входамдешифратора, выход которого подключен к управляющему входу элементасравнения, информационные входы которого подключены к соответствующимвыходам второго и третьего счетчиков,.входы которых подключены к старшемуразряду соответственно первого ивторого регистров сдвига,.выход элемента сравнения подключен к входувторого формирователя одиночных импульсов, к входу третьего триггера ик одному входу первого элемента ИЛИ,другой вход которого соединен с выходом второго элемента ИЛИ, входыданного элемента ИЛИ соединены с выходами элементов И второй дополнительной группы, выходы элементов Ипервой дополнительной группы подключены к входам третьего элемента ИЛИ,выход которого подключен к одномувходу четвертого триггера и к одномувходу пятого триггера, другие входыкоторых соединены с выходом первогоэлемента ИЛИ, выходы четвертого ипятого триггеров подключены соответственно к другим входам четвертогои пятого элементов И, выход второгоформирователя одиночных импульсовподключен к третьим входам двух регистров сдвига, выход третьего триггера подключен к первым входам элементов И первой дополнительной группы, причем вход первого формирователя одиночных импульсов является входом блока подключения корректирующих разрядов, выходами первой группыкоторого являются выходы элементовНЕ второй группы, выходами второйгруппы - выходы триггеров второйгруппы, а выходом - другой выход первого триггера, 1Изобретение относится к вычислительной технике и может быть использовано при разработке устройств хранения дискретной информации последовательно-параллельного действия. 2Известно запоминающее устроиство, содержащее многоразрядный основной накопитель, дополнительный накопитель, логические элементы и триггеры 1.В этом запоминающем устройстве дополнительный накопитель является маркировочным и служит для хранения адресов неисправных слов основного накопителя с целью дальнейшей блокировки их использованияПри этом в технологическом цикле изготовления ЗУ, для получения его оптимальной информационной емкости, необходимо предусматривать сортировочные опе рации позиционного размещения устройств памяти в разрядах основного накопителя в соответствии с числом и местом расположения неисправных 1элементов в каждом из них. 15Недостатком устройства являетсято, что сортировочные операции значительно удлиняют технологическийцикл изготовления ЗУ и увеличиваютстоимость,Кроме того, недостатком является отсутствие автоматической блокировки информации. Это ведет к тому,.что замена в разрядах основного на 25капителя любого из блоков памятитребует нового их размещения, замены дополнительного накопителя, чтокрайне сложно производить в изготовленном образце ЗУ.Наиболее близким техническим решением к изобретению является запоминающее устройство с коррекциейинформации, содержащее основной идополнительный накопители, регистрчисла, группы элементов И, элементов З 5ИЛИ и блок адреса, один выход которого подключен к адресным входам основного накопителя, другой выход - кадресным входам дополнительного накопителя, а вход является входом 40устройства, причем вторые входы элементов И первой группы соединены соответственно с одними иэ выходов основного накопителя, вторые входы эле.ментов И второй группы - с другими 45выходами основного накопителя, выходы элементов И первой и второй группподключены соответственно к входамэлементов ИЛИ, выходы которых подключены соответственно к входам регистра числа, выходы которого подключены к одним из информационных входов основного накопителяКроме того,выходы регистра числа подключены квторым входам соответствующих элементов И третьей группы, к выходам которых подсоединены соответствующиевходы элементов И четвертой группы,а выходы этих элементов соединены соответственно с другими информацион ными входами основного накопителя 23.В известном устройстве используется еще один дополнительный накопитель для хранения номеров неисправных разрядов, который управляет работой элементов И первых трехгрупп.Недостатком известного устройства является то, что замена любого вьппедшего из строя разряда основного накопителя или введение дополнительного разряда требует заменьг дополнительного накопителя для хранения номеров неисправных разрядов, а отсутствие автоматической коррекции .-:формации в неисправных разрядах основного накопителя снижает надежность запоминающего устройства.Целью изобретения является повышение надежности запоминающего устройства.Поставленная цель достигается тем, что запоминающее устройство, содержащее основной и дополнительный накопители, регистр числа, группы элементов И, элементов ИЛИ и блок задания адреса, один выход которого подключен к адресным входам основного накопителя, а вход является входом устройства, причем вторые входы элементов И первой группы соединены соответственно с одними выходами основного накопителя, вторые входы элементов И второй группы - с другими выходами основного накопителя, выходы элементов И первой и второй групп подключены соответственно к входам элементов ИЛИ, выходы которых соединены с соответствующими входами регистра числа, выходы которого подключены к одним информационным входам основного накопителя, выходы регистра числа подключены к вторым входам соответствующих элементов И третьей группы. к выходам которык подсоединены соответствующие входы элементов И четвертой группы, а выходы этих элементов соединены соответственно с,цругими информационными входами основного накопителя, содержит блок подключения корректирующих разрядов, входы первой и второй групп которого подключены к информационным выходам дополнительного накопителя, а вход - к третьему выходу блока задания адреса и синхронизирующемувходу основного накопителя, выходыпервой группы блока подключения корректирующих разрядов подключены кпервым входам соответствующих элементов И первой группы, выходы второй группы блока подключения корректирующих разрядов подключены к первым входам соответствующих элементовИ второй и третьей групп, а выход -к управляющему входу основного нако Опителя. Кроме того, блок подключения корректирующих разрядов содержит два регистра сдвига, три счетчика, дешифратор, элемент сравнения, генератор тактовых импульсов, два формировате,ля одиночных импульсов, дополнительные группы элементов И, дополнительную группу элементов ИЛИ, группы 2 О элементов НЕ, группу триггеров, элементы И, элементы ИЛИ и триггеры, причем информационные входы первого регистра являются входами первой группы блока подключения корректирую-д щих разрядов, а информационные входы второго регистра подключены к выходам элементов НЕ первой группы, вхо-, ды которых являются входами второй группы блока подключения корректирую-ЗО щих разрядов, один вход каждого триггера первой группы соединен с выходом соответствующего элемента И первой дополнительной группы, а егодругой вход подключен к выходу соответствующего элемента ИЛИ дополни. 35 тельной группы, выход данного триггера подключен к первым входам элементов И второй дополнительной группы40соответствующего разряда, вторыевходы соответствующих элементов Ивторой дополнительной группы каждого разряда соединены с вцходом соответствующих элементов и третьей дополнительной группы входы каждогоэлемента И третьей дополнительной45группы подключены к вцходам соответствующего разряда второго регистрасдвина и элемента НЕ первой группывыход каждого элемента И второй до"полнительной группы подключен квходу соответствующего триггера второй группы, к одному входу соответствующих. элементов ИЛИ дополнительной группы через соответствующийэлемент НЕ второй группц подключень 1 третьи входы соответствующих элементов И первой дополнительной группы, а к другим входам соответствующих элементов ИЛИ дополнительной группыподключены выходы триггеров второйгруппы, выходы элементов ИЛИ дополни.тельной группы подключены к входампервого элемента И, выход которогосоединен с входом первого триггера,один выход первого триггера подключен к одному входу второго элементаИ, второй вход которого соединен свыходом первого формирователя одиночных импульсов, выход второго элемента И подключен к первым входам двухрегистров сдвига и к входу второго,триггера, выход которого подключенк одному входу третьего элемента И,а другой вход соединен с генераторомтактовых импульсов, выход третьегоэлемента И подключен к одним входамчетвертого и пятого элементов И, выходы которых подключены к вторым входам соответственно первого и второгорегистров сдвига, выход четвертогоэлемента И подключен квходу первогосчетчика, информационные выходы которого подключены к входам дешифратора,выход которого подключен к управляющему входу элемента сравнения, информационные входы которого подключенык соответствующим выходам второго итретьего счетчиков, входы которыхподключены к старшему разряду соответственно первого и второго регистров сдвига, выход элемента сравненияподключен к входу второго формирователя одиночных импульсов, к входутретьего триггера и к одному входупервого элемента ИЛИ, другой вход которого соединен с выходом второго элемента ИЛИ входы данного элемента ИЛИсоединены с выходами элементов Ивторой дополнительной группы, выходыэлементов И первой дополнительнойгруппы подключены к входам третьегоэлемента ИЛИ, вцход которого подклю чен к одному входу четвертого триггера и к одному входу пятого триггерадругие входы которых соединены с выходом первого элемента ИЛИ, выходычетвертого и пятого триггеров подключены соответственно к другим входам четвертого и пятого элем нтоз И рвыход второ.:з формирователя одиночныхимпульсов подключен к третьим входамдвух регистров сдвига, выход третьеготриггера подключен к первым входамэлементов И первой дополнительнойгруппы, причем вход первого форм огвателя одиночных импульсов являетсявходом блока подключения корректирую=1084903щих разрядов, выходами первой группы экоторого являются выходы элементов РНЕ второй группы, выходами второйвгруппы - выходы триггеров второй Нгруппы, а выходом - другой выход пер гвого триггера. тНа фиг. 1 изображена блок-схематпредложенного запоминающего устройства; на фиг. 2 - функциональная схенма блока автоматического подключения 1 О ркорректирующих разрядов. вЗапоминающее устройство содержитиблок 1 задания адреса, дополнительтный накопитель (ДП) 2, блок 3 подчключения корректирующих разрядов 5(ПК), основной накопитель 4, состоя- ащий из (п+ш) разрядов, где ш разрявдов 5 корректирующие, регистр 6 числа, первую 7, вторую 8, третью 9,вчетвертую 10 группы элементов И и 20 Игруппу элементов ИЛИ 11.Первые 12 и вторые 13 входы бло- ИЛИка 3 подключены к информационным вы- кходам ДП 2, а третий вход 14 - ктретьему выходу блока 1 задания и 25 вк синхронизирующему входу основного рнакопителя. Первые 15 выходы блока 3 сподключены к первым входам первой Ргруппы элементов И 7, вторые 16 выходы подключены к первым входам соот-З 0ветствующих элементов И второй 8и третьей 9 групп, а третий выходк17 - к управляющему входу основного 4накопителя 4, за счет чего разреша- пется выдача информации из накопитетля 4 в регистр 6 числа или запись35пв накопитель 4.В каждом разряде основного наконпителя 4 расположен блок памяти скпоследовательным вводом-выводом дан- р40ных, номера неисправных элементов пкоторых записаны в соответствующихИразрядах ДП 2,с ДП 2 может быть реализован на программируемых полупроводниковых 45 микросхемах.Блок 3 подключения корректирующих разрядов содержит первый 18, второй 19 регистрь 1 сдвига, первый 20, второй 21, третий 22 счетчики, дешифратор 23, элемент 24 сравнения, генератор 25 тактовых импульсов, первый 26, второй 27 формирователи одиночных импульсов, первую 28, вторую 29, третью 30 дополнительные группы 55 элементов И, первый 31, второй 32, третий 33, четвертый 34, пятый 35элементы И, дополнительную группу 8лементов ИЛИ 36, первый 37, втоой 38, третий 39 элементы ИЛИ, перую 40, вторую 41 группы элементовЕ, первую 42, вторую 43 группы тригеров, первый 44, второй 45, треий 46, четвертый 47, пятый 48риггеры.Первые 12 входы блока 3 подключеы к информационным входам первогоегистра 18 сдвига, к входам соотетствующих элементов НЕ 4 и третьм входам соответствующих элеменов И 28, Вторые 13 входы подключеныерез инверторы 40 к информационнымходам второго регистра 19 сдвига,третий 14 вход - к входу формироателя 26 одиночных импульсов,Один вход триггера 42 соединен сыходом соответствующего элемента28, а его другой вход подключен кыходу соответствующего элемента36, Выход триггера 42 подключенпервым входам всех элементов И 29каждом разряде. Вторые входы соотетствующих элементов И 29 каждогоазряда соединены с выходом соответтвующих элементов И 30, входы котоых подключены к выходам соответстующих элементов НЕ 40 и регистра9 сдвига.Выход элементов И 29 подключенвходу соответствующих триггеров3, выходы которых в каждой группеодключены к одним входам элеменов ИЛИ 36, к другому входу которыходключен выход элемента НЕ 41.Выходы элементов ИЛИ 36 подключеы к входам элемента И 31, выходоторого соединен с входом триггеа 44. Один выход триггера 44одключен к одному входу элемента32, второй вход которого соединенформирователем 26 одиночных импульсов.Выход элемента И 32 подключен кпервым входам регистров 18 и 19сдвига и к входу триггера 45, выходкоторого подключен к одному входуэлемента И 33, а другой вход - квыходу генератора 25 тактовых импульсов,Выход элемента И 33 подключен кодним входам элементов И 34 и И 35,к другим входам которых подключенывыходы соответственно триггеров 47и 48. Выходы элементов И 34 и И 35подключены к вторым входам соответстМЯно регистров 18 и 19 сдвига. Крометого, выход элемента И 34 подключен;накопителя 2, в котором записан кад"0 , проходя через группу элементовНЕ 41, элементы ИЛИ 36 вызывают срабатывание элемента И 31,. который переключает триггер 44, Данный триггердает разрешение по шине 17 на считывание слова из основного накопителя 4,которое через элементы И 7. ИЛИ 11записывается в регистр 6 числа, Приэтом выходной уровень сигнала НЕ 41разрешает работу элементам И 7 папервому входу.Наличие разрешения по шине 17 требуется также для записи чисел из регистра 6 числа в основной накспитель 4, Запись при наличии кода "0"в разрядах допалнительнага накопителя 2 производится обычным способом па шинам 52,Организацию процесса считываниезапись в основной накопитель по сигналу разрешение 17 можно произвести,например, с использованием буферногорегистра и шинного формирователя,которые на чертежах не показаны.При неисправном элементе памятив разряде (одном или нескольких)асновнога накопителя 4 и в соответствующем разряде дополнительного накопителя 2 записана "1, В этом случае элемент И 31 не срабатывает,триггер 44, находясь в исходном состоянии, разрешает работать элементу И 32, через который проходит одиночный импульс, сФормированный Формирователем 26, Данный формировательсрабатывает с задержкой относительно подачи синхронизирующега сигнала 14, равной суммарной длительностиперехадньп; процессов работы элементов НЕ 41 ИЛИ 36, И 31 и триггера 44.Па сигналу с элемента И 32 записывается информация дополнительного накопителя 2 в оба регистра 18 и 19сдвига параллельно ва все разрядыи перебрасывается триггер 45, гемсамым подключает генератор 25 гактовых импульсов к регистрам сдвигачерез элементы И 33-35.Запоминающее устройство переходитв режим ка. таоля. В этом режиме генератор 25 сдвигает .инфармацию ,.в ,навременно в двух регистрах ц-е.-этем самым производится запись единицс регистров в счетчики 21 н 22, Таккак запись в регистр 19 ег:в-.-га,здапалнительнОго накопителя 2 пра;"-:."водигся через элемент НЕ 40,. та в ре 1084903к входу счетчика 20, информационныевыходы которого подключены к входамдешифратора 23. Выход дешифратора 23подключен к управляющему входу элемента 24 сравнения, инФормационныевходы которого подключены к соответствующим выходам счетчиков 21 и22, а выходы данных счетчиков подключены к последнему разряду соответственно регистров 18 и 19 сдвига.Выход элемента 24 сравнения подключен к входу формирователя 27 одиночных импульсов, к входу триггера 46и к одному входу элемента ИЛИ 37,другой вход которого соединен с выходом элемента ИЛИ 38. Входы элемента ИЛИ 38 соединены с выходами элементов И 29, а выходы элементовИ 28 подключены к входам элементаИЛИ 39, выход которого подключен кодному входу триггера. 47 и одномувходу триггера 48, другие входы которых подключены к выходу элементаИЛИ 37.Выход формирователя 27 одиночныхимпульсов подключен к третьим входам регистров 18 и 19 сдвига, выходтриггера 46 - к первым входам элементов И 28.Первые 15 выходы блока 3 подключе 30ны к соответствующим выходам группыэлементов НЕ 41, вторые 16 выходык соответствующим выходам группытриггеров 43, а третий 17 выход - кдругому выходу триггера 44.В блоке 3 используется элемент 24 5сравнения, который реализует Функциюнестрогого ф) неравенства по информации двух счетчиков 21 и 22,Запоминающее устройство работает,следующим образом.40Перед выборкой очередного слонавсе исполнительные элементы блока 3сброшены в исходное состояние (начертежах шина управления сбросамне показана),По адресу 49 и по шине 50 выбирается страница памяти в основномнакапител= 4 а путем подачи из блока задания адреса синхронизирующегасигнала па шине 14 производитсяпослецавательнае считывание (запись) многоразрядных слов из (в) выбранной страницы. По синхронизируюдему сигналу 14 производится такжеблоком адреса перебор адресов дополнительнога накопителя 2 шинами 51.Если все элементы памяти очередногослова основного накопителя 4 исправ1084 11зультате сдвига в счетчике 22 хранится информация о числе исправных элементов ш корректирующих разрядов 5, а в счетчике 21 - число неисправных элементов в и разрядах основного накопителя.После сдвига на и тактов (предполагается пщ) регистры 18 и 19 сдвига очищаются и выходной сигнал дешифратора 23, управляемый счетчиком 20, разрешает работу элемента 24 сравнения, который срабатывает, если число исцравных элементов ш разрядов 5 больше или равно числу неисправных элементов и разрядов накопителя 4. В противном случае элемент 24 сравнения не срабатывает, выбирается второе слово, а первое блокируется блоком управления (не показан). 20 35 После срабатывания элемента 24 сравнения запоминающее устройство переходит в режим работы подключения корректирующих разрядов. По сигналу с элемента 24 сравнения формирователь 27 записывает единицу одновременно в оба регистра 18 и 19 сдвига, перебрасывается триггер 46, который подает разрешающий30 уровень на первые входы группы элементов И 28 и через элемент ИЛИ 37 перебрасывается триггер 48. Данный триггер блокирует элементом И 35 вход регистра 19 сдвига от генератора 25 тактовых импульсов. Далее, производят через элементы И 33 и 34 последовательный сдвиг ранее записанной единицы в регистр 18, определяют разряд, в котором хранится неисправный элемент, при этом 40 на выходе соответствующего разряда 12 накопителя 2 находится постоянная единица. В результате последовательного обращения к каждому разряду, за счет потактного сдвига в ре- ф 5 гистре 18 единицы, срабатываетсоответствующий элемент И 28 и триггер 42, разрешающий работу по первому входу элементам И 29. После срабатывания элемента И 29 сигнал через элемент ИЛИ 39 перебрасывает триггеры 47 и 48, тем самым запрещает через элемент И 34 выдавать тактирующие импульсы в регистр 18, а разреша- ет сдвигать единицу в регистре 19 55 сдвига. Единица в этом регистре переписывается поразрядно и при наличии исправных элементов памяти корректи 90312рующих 5 разрядов срабатывают элемент И 30 и соответствующий элемент И 29, который находится в группе, ранее выбранной триггером 42 и соответствующий триггер 43. Кроме того, выходной сигнал элемента И 29 через элемент ИЛИ 38 опять перебрасывает триггер 47 и 48, а в момент срабатывания триггера 43 через элемент ИЛИ 36 сбрасывается соответствующий триггер 42.Таким образом, потенциальный уровень выходного сигнала триггера 43 подключает соответствующие элементы И 8 и 9 к разрядам основного накопителя 4. При этом, если элемент И 31 не срабатывает, значит имеется еще неисправный элемент памяти, информацию которого необходимо корректировать.Поскольку триггеры 47 и 48 уже переброшены, то это позволяет продолжить сдвиг единицы в регистре 18 сдвига. Далее производится работа аналогично описанной до тех пор, пока не срабатывает элемент И 31 и не перебросится триггер 44. В итоге выходы 16 триггеров 43 за счет элементов И 8 и 9 подключают взамен всех разрядов с неисправными элементами памяти корректирующие разряды с исправными элементами основного накопителя.После такого подключения разрешающий сигнал 1 позволяет получить скорректированное слово из накопителя 4,Коррекция числа при записи в основной накопитель 4 из регистра 6 числа производится через элементы И 9 и 10, а коррекция числа при считывании - через элементы И 8 и ИЛИ 1 1.Таким образом, предложенное запоминающее устройство позволяет автоматически корректировать информацию неисправных элементов основного накопителя во время работы, По числу несрабатываний элемента 24 сравненияФв режиме контроля ЗУ определяется требуемая дополнительная емкость основного накопителя.Введенйе автоматической коррекции в сравнении с прототипом позволяет:- оперативно набрать требуемую недостающую емкость ЗУ за счет добавления (или имеющегося резерва) разрядов основного накопителя;- не заменять дополнительный накопитель при увеличении разрядов основного накопителя, что важно в случае1084 10 выхода из строя какого-либо из разрядов в изготовленном ЗУ. В этом случае на разряде накопителя 12, соответствующем дефектному разряду основного накопителя, достаточно зафиксировать постоянную логическую единицу. В результате повьппается надежность ЗУ;сократить производственные затраты, требуемые для достижения необходимой информационной емкости ЗУ. 90 З14Количество разрядов накопителей ,определяется частотой подачи синхронизирующих сигналов 14 и быстродействием блока 3. При частоте синхронизации 100 кГц и использовании интегральных микросхем серии 155 количество разрядов накопителей составит около 40.1084903Я 73.ВИЗВПВ Заказ 2024/49 Тираж е 24 Подписное ФИЛИаЛ ППП ТПатантфф, Г. УЖГОРОД, УЛеПРОЕКтНаЯТ 4