Устройство для сложения и вычитания чисел с плавающей запятой

Номер патента: 959070

Авторы: Жабин, Корнейчук, Селезнев, Тарасенко

ZIP архив

Текст

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик нн 959070(ММ.Кп.з 6 Об Г 7/50 с присоединением заявки Мо(23) Приоритет Государственный комитет СССР, по делам изобретений и открытий.5(088.8) Дата опубликования описания 150982(72) Авторы изобретен А.И. Селезнев, В.И. Жабин, В,И. Корнейчу 1,институтчской;револвйнМ олитехнически ской социалис 1) Заявител а положением запят Киевский ордена Ленин(54) УСТРОЙСТВО ДЛЯ СС ПЛАВАЮЩЕ Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных цифровыхустройствах для сложения и вычитаниячисел, представленных в форме с плавающей запятой,Известно устройство для алгебраического сложения чисел, содержащеесумматор, выходной регистр, элементыИЛИ, блок анализа разрядов н элементы задержки. Данное устройство позво-ляет совмещать вовремени процессы поразрядного ввода операндов и их обработку, т.е, получать результаты 15суммирования на выходе устройства помере поступления операндов старшимиразрядами вперед на его входы 1.Однако это устройство не позволяет выполнять операции сложения и вычитания чисел, представленных в форме с плавающей запятой. Это являетсясущественным недостатком устройства,поскольку форма представления чиселс плавающей запятой значительно расширяет,диапазон представления чиселв машине по сравнению с представлением с Фиксированной запятой. Крометого, такая форма представления чи-.сел позволяет автоматизировать про НИЯ И ВЫЧИТАНИЯ ЧИСЕЛЗАПЯТОЙ цесс слежения э ойв числе,Известно устройство для сложенияв избыточной двоичной системе, содержащее элементы задержки, блоки форми-рования отрицательной и положительной суммы, блок формирования окончательного результата, блоки формиро"вания отрицательного и положительнотопереноса, Данное устройство позволяет,совмещать во времени процессы пораз+рядного ввода операндов старшими, разрядами вперед и их обработку 12).Однако недостатком этого устройства является невозможность суммирования чисел, представленных в формес плавающей запятой.Известно устройство, выполняющее ,операции с плавающей запятой, содержащее сумматор, регистры мантиссыпервого и второго операндов, логическое устрой:тво для определения абсо-лютной разности порядков операндов,соединенное с блоком выравнивания порядков 3.Однако данное устройство не позво"ляет совмещать во времени процессыпоразрядного ввода операндов, Формирующихся вне устройства, и их обработку. Недостатком этого устройства является низкое быстродействие при егоиспользовании в контуре управленияпроцессом в реальном масштабе време-ни, где операнды формируются поразрядно, начиная со старших разрядов,вне устройства5Известно устройство для вычитаниячисел с плавающей запятой, содержащеерегистры порядков первого и второгослагаемых, сумматор мантисс, регистрымантисс первого и второго слагаемых,сумматор порядков и регистр предварительного порядка 43.Данное устройство не позволяетсовмещать во времени процессы поразрядного ввода слагаемых и их обработ ку. Следовательно, существенным недостатком такого устройства являетсянизкое быстродействие при вычитанииоперандов, формирующихся вне устройства и поступающих на его входыпоследовательно старшими разрядами,вперед.Наиболее близким к предлагаемомуявляется устройство для выполненияопераций сложения и вычитания с пла-вающей запятой, содержащее регистрыпорядков первого и второго операндов, регистры мантисс первого и второго операндов, регистр кода операции, коммутатор порядков, выходы которого подключены к входам схемы корректировки. порядка, коммутатор мантисс, управляющий вход которого соединен с управляющим входом коммутатора порядков и подключен к выходусхемы сравнения порядков. кроме того, З 5устройство содержит схему для опре"деления модуля разности порядков,схему для увеличения на единицу моду"ля разности порядков, схему для сдвига на один разряд вправо мантиссы, 40соответствующей большему порядку,схему для сдвига вправо мантиссы, соответствующей меньшему порядку, схему для вычисления мантиссы результата операции и схему нормализации,со- Ядержащую детектор нормализационногосдвига влево модуля мантиссы результата, схему для выполнения этогосдвига и схему для вычисления порядка результата операции 5 .5 ОНедостатком известного устройстваявляется низкое быстродействие приего использовании в контуре управления в реальном масштабе времени,где операнды формируются цоразрядновне устройства, поскольку этому уст 55ройству для получения результата операции потребуется выполнить поразрядный ввод операндов, выравнивание ихпорядков, суммирование мантисс операндов и нормализацию результата последовательно во времени. Целью изобретения является увеличение быстродействия устройства, за счет совмещения во времени процессов 65 поразрядного ввода операндов, выравнивания их порядков, суммирования и нормализации.Поставленная цель достигается тем, что в устройство, содержащее триггер операции, коммутатор мантисс, блок сравнения порядков, блок вычисления разности порядков, коммутатор порядков, блок корректировки порядка, счетчик нормализации и блок вычисления порядка результата, первая группа входов которого соединена с выходами счетчика нормализации, а вторая группа входов - с выходами блока корректировки. порядка, подключенного своими входами к выходам коммутатора порядков, управляющий вход которого соединен с первым управляющим входом коммутатора мантисс ь подключен к выходу блока сравнения порядков, содержит сумматор, дешифратор, триггер, два коммутатора выравнивания порядков, элемент ИЛИ, блок сравнения с минимальным порядком, регистр управ.ления, регистр порядка результата и два сдвигающих регистра, причем первые группы входов блока сравнения порядков, блока вычисления разности порядков и коммутатора порядков соединены однбименными входами между собой и подключены к входным шинам порядка первого операнда, входные шины порядка второго операнда подключены к соответствующим входам второй группы входов коммутатора порядков, блока сравнения порядков и блока вычисления разности порядков, выходы которого подключены к-одноименным управляющим входам двух ком" мутаторов выравнивания порядков, причем выходы первого и второго коммутаторов выравнивания порядков подключены к первому и второму входам второго слагаемого сумматора, к выходам которого подключены выходные шины мантиссы результата устройства и входы дешифратора, который своим первымвыходом соединен с единичным входом триггера, а вторым своим выходом дешифратор подключен к счетному входу счетчика нормализации, вход установки нуля которого соединен со входами установки нуля сдвигающих регистров, сумматора и подключен к выходу элемента ИЛИ, который первым входом соединен с выходом блока сравнения с минимальным порядком, а вторым входом - с входом установки нуля регистра порядка результата, с выхо-дом старшего разряда регистра управления и с нулевым входом триггера, который своим прямым выходом подключен к управляющему входу регистра управления, входу блокировки блока сравнения с минимальным порядком и к входу разрешения записи регистра порядка результата, выходы которого подключены к выходным шинам порядкарезультата устройства, а информацион ные входы соединены с выходами блока вычисления порядка результата и с входами блока сравнения с минимальным порядком, выходы первого сдвигающего регисра подключены,к всем 5 кроме первого, информационным входам первого коммутатора выравнивания порядков, первый информационный вход которого соединен с информационным входом последовательного ввода пер вого ввода первого сдвигающего регистра и с первым выходом второй группы выходов коммутатора мантисс, первая группа входов которого подключена к входным шинам мантиссы 15 первого операнда устройства, а второй своей группой входов коммутатор мантисс подключен к входным шинам мантиссы второго операнда устройства, причем своим вторым управляющим вхо. дом коммутатор мантисс соединен с выходом триггера операции, а своей первой группой выходов коммутатор мантисс подключен к входам первого слагаемого сумматоРа, выходы втоРого сдвигающего регистра подключены к всем, кроме первого, информационным входам второго коммутатора выравнива-. ния порядков, первый информационный вход которого соединен с информационным входом последовательного ввода второго сдвигающего регистра и с вторым из выходов второй группы выходов коммутатора мантисс.На чертеже представлена структурная схема предлагаемого устройства для сложении и вычитания чисел.Устройство содержит входные шины 1 и 2 разрядов мантиссы первого операнда устройства, входные шины 3 и 4 разрядов мантиссы второго операн да устройства, коммутатор 5 мантисс, причем входные шины 1 и 2 подключены к первой группе входов коммутатора 5 мантисс, вторая группа входов которого подключена к входным шинам 3 и 4. Устройство также содержит блок 6 сравнения порядков, блок 7 вычисления разности порядков, коммутатор 8 порядков, входные шины 9 -9 т, порядка первого операнда устройства, вход- О ные шины 10-10. порядка второго операнда устройства, причем 1-е. входы первых групп входов блоков б к 7 и коммутатора 8 соединены между собой и подключены к входной шине 9 поряд-ка первого операнда устройства, а 1-е входы вторых групп входов блоков б и 7 и коммутатора 8 соединены между собой и подключены к входной шине 10; порядка второго операнда устрой, ства. Выход блока 6 соединен с управ-. ляющими входами коммутаторов 5 и б. Кроме того, в состав устройства входят сумматор 11, дешифратор 12, вйходные шины 13 и 14- разрядов мантис сы результата устройства, триггер 63 15, регистр 16 управления, блок 17 сравнения с минимальным порядком, регистр 18 порядка результата, выходные шины 19-19 порядка результата устройства, элемент 20 ИЛИ, блок 21 вычисления порядка результата, счетчик 22 нормализации, блок 23 корректировки порядка, сдвигающие регистры 24 и 2 5, коммутаторы 26 и 27 выравнивания порядков: и триггер 28 операции.Первая группа выходов коммутатора мантисс 5 подключена к входам первого слагаемого сумматора 11, который своими выходами связан с. входами дешифратора 12 и с выходными шинами 13 и 14 мантиссы результата.1 Дешифратор 12 своим первым выходом соединен с единичным входом триггера 15, прямой выход которого подключен к управляющему входу регистра 16 управления, входу блокировки блока 17 сравнения с минимальным порядком и к входу Разрешения записи регистра 18 порядка результата. Выходы регистра порядка результата 18 подключены к выходным шинам 191-19 порядка результата устройства, а вход установки нуля этого регистра соединен с выходом старшего разряда регистра 16 управления, с нулевым входом триггера 15 и с первым входом элемента 20 ИЛИ, второй вход которого подключен к выходу блока 17 сравнения с минимальным порядком. Входы блока 23 подключены к выходам коммутатора порядков 8, а выходы - к второй группе входов блока 21. Первая группа входов блока 21 соединена с выходами счетчика 22 нормализации, вход установки нуля которого подключен к выходу элемента 20 ИЛИ и соединен со входами установки нуля сумматора 11 и сдвигающих регистров 24 и 25. Выходы регистра 24 подключены ко всем, кроме первого, информационным входам коммутатора 26 выравнивания порядков, а выходы регистра 25 - ко всем, кроме ,первого, информационным входом коммутатора 27 выравнивания порядков.Коммутаторы 26 и 27 соединены .между собой 1-ми управляющими входами, которые подключены к выходам блока 7, Выходы коммутаторов 26 и 27 соедине,ны с первым и вторым входами второго слагаемого сумматора 11 соответственноИнформационные входы последова-: тельного ввода операндов регистров 24 и 25 соединены с первыми информационными входами соответственно коммутаторов 26 и 27 и подключены к второй группе выходов коммутатора мантисс 5, второй управляющий вход которого подключен к прямому выходу триггера 28 операции, и, кроме того, счетный вход счетчика 22 подключен к второму выходу дешифратора 12.Блок 6 сравнения порядков представляет собой схему сравнения -раз. рядных чисел. Этот блок выполняет сравнение порядков с учетом.их знаков и формирует на своем выходе сигнал логической "1", если порядок первого операнда больше или равен порядку второго операнда, и логический "О" - в противном случае.Блок 7 вычисления разности порядков может быть построен на основе вычи тателя,или сумматора к -разрядных чисел, выполняющего вычитание порядков операндов с учетом их знаков. На выходе этого блока формируется модуль разности порядков операндов. 15Блок 23 корректировки порядка предназначен для увеличения больщего порядка на величину +2. Этот блок может быть построен на основе сумматора-разрядных чисел, выполняющего 2 р суммирование большего порядка с числом +2 с учетом знака порядка.Блок 21 вычисления порядка результата предназначен для формирования текущего значения порядка результата в зависимости от значений цифр мантиссы результата. Этот блок может быть построен на основе вычитателя или сумматора п -разрядных чисел, выполняющего операцию вычитания чисел с учетом их знаков.Блок 17 сравнения с минимальным порядком представляет собой схему сравнения текущего значения порядка с величиной минимального порядка с учетом их знаков. Величина минимального порядка при и -разрядах порядка равна -2 (один разряд порядка используется для представления его знака). Если величина минимального порядка совпадает с текущим значени ем порядка, то блок 17 формирует на выходе сигнал логической "1".Сигнал логической "1" на входе блокировки блока 17 запрещает формирование сигнала совпадения на выходе 45 этого блока.Регистр 16 управления представляет собой в -разрядный сдвигающий регистр, при этом любое число Л с плавающей запятой имеет вид 50В=2 Е .41 1=1 55где Р - величина порядка;о 1 - разрядность мантиссы,а; - циФры мантиссы.В предлагаемом устройстве для представления порядков операндов используется двоичная система счисления с цифрами "1" и "0".,Цля представленая мантисс операндов, которые поступают на входы устройства последовательно, старшими разрядами вперед, используется избы точная двоичная система с цифрамиПОИ 1 иРЦифры избыточной двоичной системы можно представить сочетаниями цифр 1 и 0 двоичной системы в соответствии с табл. 1.Таблица 1а 1Код цифры1000 или 1101Сумматор 11 предназначен для суммирования последовательно поступающих мантисс операндов со старшихразрядов, представленных в избыточной двоичной системе с цифрами "1","О" и "1". Этот сумматор может бытьпостроен на основе двух комбинационных двухразрядных сумматоров и трехэлементов задержки, в,качестве которых могут быть применены триггерыс внутренней задержкой. Нулевые входы этих триггеров соединены с входомустановки нуля сумматора 11. На входысинхронизации этих триггеров, также как и на входы синхронизации регистра.16, регистров 24 и 25 и дешифратора 12, подаются сигналы, которыесинхронизируют поступление разрядовмантисс операндов на входы устройства(входы синхронизации на чертеже условно не показаны)Коммутаторы 26 и 27 предназначеныдля выравнивания порядков операндов,первые информационные входы коммутаторов 26 и 27, соединенные соответственно с информационными входамипоследовательного ввода операндов регистров 24 и 25, подключаются к ихвыходам если двоичный код на их управляющих входах есть нуль, еслиэтот код не нуль, то к выходам коммутаторов 26 и 27 подключаются ихинформационные входы, соединенные ссоответствующими выходами регистров24 и 25. Регистры 24 и 25 имеютв+2 разрядов. Следовательно, старшие,я+2 разряды этих регистров соединеныс в+3 информационными входами коммутаторов 26 и 27 и для их подключенияк выходу коммутаторов необходимо подать управляющий код, равный гп +2.Если управляющий код превышает значение п 1+2, то на выходы коммутаторовподается логический "0",Коммутатор 5 мантисс предназначендля подключения входных шин мантиссчисла, имеющего больший порядок,к входам первого слагаемого сумматора 11, а также для подключения вход-, ных шин мантиссы числа, имеющего меньший порядок, ко входам регистров 24 и 25, и коммутаторов 26 и 27.Кроме того, коммутатор 5 выполняет инвертирование сигналов, поступающих на входные шины 3 и 4 мантиссы второго операнда по управляющему сигналу от триггера 28 операций для реализации устройством операции вычитания.Дешифратор 12 предназначен для декодирования кодов цифр мантиссы результата по сигналам, синхрониэирующим поступление разрядов мантисс операндов. При поступлении на входы дешифратора 12 кодов цифр "1" или "1", сигнал логической "1" формируется на первом выходе дешифратора 12, который подключен к единичному входу триггера 15. Если на входы дешифратора 12 поступает код цифры "0", то сигнал логической "1" формируется на втором его выходе, который соединен со счетным входом счетчика 22 нормализации.Устройство работает следующим образом.Перед выполнением операции все ре.гистры, счетчик и триггеры устанавливаются в нулевое состояние. Эатем в триггер операции 28 заносится код операции, и на его прямом выходе устанавливается логический "0" для операции сложения, либо логическая "11 для операции вычитания.На шины 9;9 устройства поступает двоичный код порядка первого операнда, а на шины 101-10 п двоичный код порядка второго операнда. Блок 6 выполняет сравнение поступивших на его входы порядков и формирует соответствующий сигнал на выходе. Этот сигнал является управляющим для коммутаторов 5 и 8, Коммутатор 8 выполняетподключение большего порядка ко входам блока 23 корректировки порядка, который этот порядок с учетомего знака суммирует с числом +2. Блок 21 на своих выходах формирует разность двоичных кодов чисел, поступающих от блоков 23 и 22, причем код на выходах блока 23 является уменьшаемым, а код на выходах блока 22 - вычитанием. При этом блок 17 выполняет сравнение двоичного кода на выходах блока 21 с двоичным кодом минимального порядка. Кроме того, блок 7 на своихвыходах формирует двоичный код модуля разности порядков, который задает для коммутаторов 26 и 27 номер их информационного входа, подключаемого к их выходам.Одновременно с поступлением порядков операндов, на входные шины 1, 2 и 3, 4 поступают коды старших разрядов мантисс операндов. Коммутатор 5 в зависимости от выполняемой операции (сложение или вычитание) не ин,мое счетчика нормализации 22 снова 50 .увеличивается на единицу, а значениетекущего порядка результата снова уменьшается .на единицу блоком 21.Таким образом, выполняется совмещение во времени процессов поразрядно .го ввода операндов, выравнивание ихпорядков, суммирование и нормализация. Процесс, нормализации прекращается в случае, когда на выходах сумматора 11 будет получена первая значащая цифра мантиссы результата "1" или "1",либо значение текущего порядка результата станет равным -2" 1 . Если получим первую значащую цифру мантиссы результата, то происхоцит следующее. По синхрониэирующему сигналу 65 дешифратор 12 на свой первый выход 5 10 15 20 25 30 35 46 45 вертирует или инвертирует коды на входных шинах 3 и 4. Кроме того, в зависимости от выходного сигнала блока 6 коммутатор 5 выполняет подключение входной шины 2 или 4 к входам регистра 24 и коммутатора 26 мантиссы того числа, которое обладает меньшим порядком. Если же порядки операндов равны, то к входам указанных регистров и коммутаторов подключаются входные шины 3 и 4. Входныешины мантиссы числа, обладающего большим .порядком, подключаются коммутатором 5 к входам первого слагаемого сумматора 11.Регистры 24 и 25 и коммутаторы 26 и 27 выполняют выравнивание порядков операндов по управляющему двоичному коду от блока 7, т,е. обеспечивают поступление на входы второго слагаемого сумматора 11 разрядов мантиссы меньшего порядка с таким же весом, как и у разрядов мантиссы, поступающих на входы первого слагаемого сумматора 11. Сумматор 11 выполняет суммирование разрядов операндовНа еговыходах формируются разряды мантиссырезультата. По синхрониэирующему сигналу коды этих разрядов через выходные шины 13 и 14 выдаются иэ устройства. Кроме того, эти коды аналиэируются дешифратором 12. Если текущейцифрой мантиссы результата является"0", то дешифратор 12 на своем второмвыходе формирует сигнал логической "1". Этот сигнал поступает на счетный вход счетчика 22 нормализации и увеличивает его содержимое на единицу. При этом, значение текущего порядка результата уменьшается на единицу, блоком 21, Кроме того, по синхронизирующему сигналу происходитсдвиг информации в сдвигающих регистрах 24 и 25, а на шины 1, 2 и 3, 4 поступают очередные разряды операндов. Сумматор 11 снова выполняет суммирование поступивших разрядов слагаемых, а дешифратор 12 выполняетанализ цифр мантиссы результата. Еслитекущая цифра снова "Оф, то содержи959070 12 Таблица 2 Счетчик нор- мали- зации Выходнйе ши- Регистр ны управле 14 ния Входныешины3 и 4 Входы 2 го сла- гаемого сум= мато ра Входныешины1.и 2 Входы1-гослагаемогосумматора Регистрпорядкарезультата Блоквычисленияпорядка результата Номер цикла 0001 +0011 +0000 0010 +0010 +0000 00 0 1 1 0 10 1 0 0 1 01 0000 1 0 0 2 1 1 3 1 1 4 О 1 5 1 0 10 0000 0011 +0001 +0000 ОО 01 0 0 0 1 0000 0011 +0001 +0000 10 0011 +0001 +0001 ОО 0001 01 1 0 0 1 0010 01 00 00 О 1 ОО +ОООО +ООО 1 0000 +0010 +0000 б 1 1 00 00 7 0 1 1000 Формула изобретения выдаст сигнал логической "1". Этотсигнал установит на выходе триггера15 логическую "1", которая блокируетработу блока 17. Кроме того, "1" навыходе триггера 15 установит в единицу младший разряд регистра 16 управления. В регистр 18 по сигналу "1"от триггера 15 записывается значениепорядка результата, поступающего отблока 21, а на выходных шинах 19 -19 пустанавливается порядок числа, ман Отисса которого вычисляется. Под действием синхронизирующих сигналов врегистре 18 порядка результата проис"ходит сдвиг единицы, из младших раз-,рядон в старшие, а сумматор 11 производит вычисление разрядов мантиссырезультата. Процесс вычисления прекращается, когда единица в регистреуправления 16 перейдет в я-й разряд,При этом устройством выдается, черезвыходные шины 13 и 14, щ -разрядовмантиссы результата. Логическая ф 1"в 1 ю-м разряде регистра 16 управленияустанавливает в нуль регистр 18 порядка результата триггер 15 и через элемент 20 ИЛИ - сумматор 11, счетчикнормализации 22 и сднигающие регист-. фри суммировании тех же операндов известным устройством для получения мантиссы результата той же разрядности потребуется: четыре цикла для ввода мантисс операндов, два цикла для ныравнивания порядков и 2 цикла для нормализации результата, т.е. всего восемь циклов, Кроме того, в известном устройстве затрачивается один цикл для суммирования мантисс и два цикла для их пересылок в устройстве.Предлагаемое устройство превосходит по быстродействию изнестное.63 ры 24 и 25. Таким образом, устройство подготавливается к обработке следу-ющей пары операндов.Если в процессе нормализации значение текущего порядка результата на выходах блока 21 станет равным -2" " (например, это возможно при вычитании равных между собой операндов), то блоком 17 выдается логическая "1" на вход элемента 20 ИЛИ. При этом устройство подготавливается к обработке следующей пары операндов, так как устанавливаются в исходное нулевое состояние сумматор 11, счетчик 22 нормализации и регистры 24 и 25.П р и м е р. Пусть первый операнд А = (12/16) ес, = 2 (О, 1101)ь 6, а второй операнд В =(-2/16)дес - 2"(0,1 111)з 5 . Произведем сложение этих операндов.Для получения четырех разрядов мантиссы результата необходимо выполнить 7 циклов. Для указанных значений операндов сумма С = (10/16)ес =2+ (01 101)избПроцесс вычисления показан в табл 2. Устройство для сложения и вычитания чисел с плавающей запятой, содержащее триггер. операции, коммутатор мантисс, блок сравнения. порядков, блок вычисления разности порядков, коммутатор порядков, блок корректировки порядка, счетчик нормализации и блок вычисления порядка результата, первая группа входов которых соединена с выходами счетчика нормализации, а вторая группа нходов - с выходами блока корректировки порядка, подключенного своими входами к выходам коммутатора порядков, управляющий вход которого соединен с первым управляющим входом коммутатора мантисс и подключен к выходу блока сравнения порядков, о т л и ч а ю щ е е с я тем, Что, с целью повыаения быстродействия за счет совмещения во времени процессов поразрядного ввода операндов, выравнивания их порядков, суммирования и нормализации устройст ва, оно содержит сумматор, дешифратор, триггер,два коммутатора выравнивания порядков, элемент ИЛИ, блок сравне-. ния с минимальным порядком, регистр управления, регистр порядка результата и два сдвигающих регистра, причем первые группы входов блока сравнения порядков, блока вычисления разности порядков и коммутатора порядков сбединены одноименными входамй между собой и подключены к входным шинам порядка первого операнда, входные шины порядка второго операнда под" ключены . к соответствующим входам второй группы входов коммутатора порядков, блока сравнения порядков и блока вычисления, разности порядков, выходы которого подключены к одноименйым управляющим входам двух коммутаторов выравнивания порядков,причем выходы первого и второго коммутаторов выравнивания порядков подключены к первому и второму. входам. второго слагаемого сумматора, к выходам которого подключены выходные шины мантиссы результата устройства и вхо; ды дешифратора, который первым выходом соединен с единичным входом триггера, а вторым выходом - к счетному входу счетчика нормализации, вход установки нуля которого соединен со входами установки нуля сдвигающих регистров, сумматора и подключен к вы-. ходу элемента ИЛИ,который первым входом соединен с выходом блока сравнения с минимальным порядком, а вторым входом - с входом установки нуля регистра порядка результата, с выхо-. дом старшего разряда регистра управления и .с нулевым входом триггера,который пряьым выходом подключен куправляющему входу регистра управления, входу блокировки, блока сравнения с минимальным порядком и к входуразрешения записи регистра порядкарезультата, выходы которого подключе.ны к выходным шинам порядка результата устройства, а информационные входы этого регистра соединены с выходами блока вычисления порядка результа та и со входами блока сравнения с минимальным порядком,.выходи первогосдвигающего регистра подключены ковсем, кроме первого, информационнымвходам первого коммутатора выравни-, 5 вания порядков, первый информационный вход которого соединен с информационным входом последовательного ввода первого сдвигающего регистра испервым выходом второй группы выходовкоммутатора мантисс, первая группа.входов которого подключена к входнымшинам мантиссы первого операнда устройства, а вторая группа входов подключена к входным шинам мантиссы вто рого операнда, устройства, причем второй управляющий вход коммутатора мантисс соединен с выходом триггера операции, а первая группа выходов коммутатора мантисс подключена к входампервого слагаемого сумматора, выходывторого сдвигающего регистра подклю-.,чены к всем, кроме первого, информационным входам второго коммутаторавыравнивания порядков, первый информационный вход которого соединен сЗ информационным входом последовательного ввода второго сдвигающего регистра и с вторим иэ выходов второйгруппы выходов коммутатора мантисс,Источники информации,46 принятые вовнимание при экспертизе1. Авторское свидетельство СССР9 638959, кл. С 06 Г 7/385, 1978.2, Авторское свидетельство СССР9. 717763, кл. С 06 Г 7/385, 1980.45 3. Заявка Англии 9 1475471,кл,:С 4 А, 1977.4, Авторское свидетельство СССР9 567172, кл. С 06 Г 7/385, 1977.5. Заявка Японии 9 54-44617,у фкл. 97 (7) Е. 3 1, 1979 (прототип).959070 Составитель Н. Захаревич,оловик Техред М.Коштура Корректор Г. Ога едак тор ПодлисноР аказ/5 лиал ППП фПатент", г. Ужгород, ул, Проектная,1 д Ь 17/65 Тираж 731ВНИИПИ Государственного кпо делам изобретений и113035, Москва, Ж, Рау митета Сткрытийская наб

Смотреть

Заявка

3242432, 16.12.1980

КИЕВСКИЙ ОРДЕНА ЛЕНИНА ПОЛИТЕХНИЧЕСКИЙ ИНСТИТУТ ИМ. 50-ЛЕТИЯ ВЕЛИКОЙ ОКТЯБРЬСКОЙ СОЦИАЛИСТИЧЕСКОЙ РЕВОЛЮЦИИ

СЕЛЕЗНЕВ АЛЕКСАНДР ИВАНОВИЧ, ЖАБИН ВАЛЕРИЙ ИВАНОВИЧ, КОРНЕЙЧУК ВИКТОР ИВАНОВИЧ, ТАРАСЕНКО ВЛАДИМИР ПЕТРОВИЧ

МПК / Метки

МПК: G06F 7/50

Метки: вычитания, запятой, плавающей, сложения, чисел

Опубликовано: 15.09.1982

Код ссылки

<a href="https://patents.su/8-959070-ustrojjstvo-dlya-slozheniya-i-vychitaniya-chisel-s-plavayushhejj-zapyatojj.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для сложения и вычитания чисел с плавающей запятой</a>

Похожие патенты