Последовательный цифровой сумматор

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 12.12.80 (21) 3228343/18-24 31) М. КЛ. 6 06 Р 7/50 с присоединением заявки М Государственный комитет СССР по делам изобретений и открытийДата опубликования описания 15.09. 82 2) Автор изобретения(54) ПОСЛЕДОВАТЕЛЬНЫЙ ЦИФРОВОЙ ислитройст , .солемен авлеИзобретение относится к выч тельной технике.Известно арифметическое усШ во последовательного действия держащее регистры слагаемых, э ты И, ИЛИ, триггер и блок упр ния 1).Однако это устройство характеры" зуется ограниченными фунтсциональныьв возможностями, поскольку число операндов ограничено двумя и отсутствует возможность операции одновременного сложения-вычитания.Наиболее близким по технической4 сущности к предлагаемому является последовательный цифровой сумматор, содержащий регистр слагаемых, % элементов И, элемент ИЛИ, генератор тактовой частоты и распределитель им"пульсов (2).Недостатком этого устройства является невозможность одновременного сложения и вычитания и чисел, подаваежх последовательною кодака младшими разрядами вперед.Цель изобретения - расширение класса рещаеиюх задач за счет получения возможности вычитания и чисел, подаваемых последовательными кодами младшими разрядами вперед. Поставленная цель достигается тем,что в последовательный сумматор, содержащий регистр слагаеьых, и элементов И, элемент ИЛИ, генератор тактовой частоты и распределитель импульсов, причем и выходов регистраслагаемых соединены сбответственнос первыми входами й элементов И,вторые входы которых соединены соответственно с и выходами распределителяимпульсов, вход которого соединен свыходом генератора тактовой частоты,й выходов элементов И соединены.соответственно свходами элемента 15 ИЛИ, введены счетчик, регистр цикла,триггер цикла, триггер установки вноль и блок управления, содержащийпервый, второй, третий и четвертый 1 элементы Й, первый вход первого эле-,мента И блока управления соединен свыходом первого разряда регистра цикла, первый вход, второго элементаблока управления соединен с выходомтретьего разряда регистра цикла, 25 первый вход третьего элемента И блока управления соединен с выходом,вторые входы первого, второго, третьего элементов И объединены н соеди иены с прямам выходом триггера цикла,959069 На чертеже изображена схема последовательного цифрового сумматора.ПоследовательнЫй цифровой сумматор содержит регистр 1 слагаемых, и.элементов И 2, элемент ИЛИ 3, распределитель 4 импульсов, генератор 5тактовой частоты, регистр б цикла,триггер 7 цикла, триггер 8 установки в ноль, счетчик 9, блок 10 управления, содержащий первый, второй,третий, четвертый элементы И 11,12.13 и 14, 40Устройство работает следующим образом,Пусть необходимо одновременно сложить и вычесть несколько чисел с различными знаками. Положительные числазаписаны в прямом коде, отрицательныев дополнительном. Вычитание числа приподаче инвертируют. Числа подают напараллельные входы регистра 1 слагаемых (каждое число на свой разрядрегистра) младшими разрядами вперед,По сигналуЗапуск снимается устанбвка в ноль регистра цикла, распределителя импульсов и счетчика.В ервом цикле работы сумматора в разрядырегистра 1 слагаемых на которыебудут подаваться вычитаемые числа,записываются единицы и с распределителя 4 импульсов на вторые входы яэлементов И 2 поступает серия из иимпульсов.С выхода элемента ИЛИ 3 на 60управляющий вход счетчика 9 импульсов поступает и записывается число,равное количеству вычитаеьих чисел.Сигнал, поступающий с выхода элемента И 14 блока 10 управления запрещает 65 вход установки в ноль которого соединен с выходом первого разряда регистра цикла, вход установки в единицу - с и + 2 выходом распределителя импульсов, выход тактовых импульсов которого соединен с управляющим 5входом регистра цикла, счетным входомтриггера установки в ноль, третьимвходом второго элемента И и первымвходом четвертого элемента И блокауправления, выход первого элемента. 1 Облока, управления соединен с входомразрешения записи регистра слагаемых,выход второго элемента И блока управления соединен с вторым входомчетвертого элемента И блока управления, выход которого соединен со сдвигоным входом счетчика, счетный нходкоторого соединен с выходом генератора тактовой частоты, управляющийвход - с выходом элемента ИЛИ, а выход является выходом сумматора, выход третьего элемента И блока управления соединен с-входом триггераустановки в ноль, Э -вход которогоявляется входом Запуск сумматора,а прямой ныход соединен с входамиустановки в ноль регистра цикла, распределителя импульсов и счетчика.3 сдвиг информации в счетчике 9 и вследующем цикле в разряды регистра 1слагаемых подаются младшие разрядынсех чисел, участвующих в процессесложения-вычитания, а затем на вторые входы элементов И 2 с выходовраспределителя 4 импульсов вновь подается серия из и импульсов. Состояние счетчика 9 суммируется с количеством единиц в младших разрядах чисел,(участвующих в операции сложения-вычитания, В следующих циклах работыустройства производится сдвиг информации, записанной в счетчике 9, наодин разряд в сторону младших разрядов и запись в разряды регистра 1слагаемых последующих разрядов чиселс подачей на вторые входы о элементов И 2 серий из п импульсов с выходов распределителя 4 импульсов изапись полученнОЙ информации н счетчик 9. С каждым сдвигом счетчика 9выводится соответствующий разрядрезультата сложения-вычитания. Положительный результат получается впрямом коде, отрицательный - в дополнительном. После введения в разряды регистра 1 слагаемых знаковых разрядов чисел, в начале (и+1)-го цикла распределителя 4 импульсов (так как в первом цикле вводятся единицы поправки младшего разряда) на выходе элемента И 11 блока 10 управления формируется сигнал запрета записи в регистр 1 слагаемых, который сохраняется до конца операции. Триггер 7 цикла устанавлинается в единицу по (и+2)-му импульсу распределителя 4 импульсов в конце и цикла, поэтому для введения знаковых разрядов чисел в регистр 1 слагаемых, на выходе элемента И 11 блока 10 управления нужно иметь разрешение еще на один такт сдвига, для чего на первый вход элемента И 11 блока 10.управления подается значение первого разряда регистра 6 цикла, которое задерживает действие триггера 7 цикла на время, достаточное для ввода зна- ковых разрядов чисел в регистр 1 слагаемых, Окончание операции сложения-вычитания и чисел происходит после прохождения (1+и+3 Юосп) циклов распределителя 4 импульсов, (и+1) -й цикл полностью проходит при наличии единицы во втором разряде регистра б цикла и при значении триггера 7 цикла, равном единице, значит для получения результата необходимо после введения знаковых разрядов чисел провести еще (30 п ) циклов распределителя .4 импульсов. Для этого на первый вход И 13 блока 10 управления подается значение (2+0(п )-го разряда регистра б,и в конце этого цикла по тактовому импульсу распределителя 4 импульсов происходит установка сумматора в ноль.Таким образом, данный сумматор может проводить операцию сложения- вычитания над числами с любым натуральным основанием, числа могут быть целыми, правильными или смешанными дробями. Приведенный режим сложения- вычитания можно использовать не только при последовательной, но и при параллельной подаче чисел. Количество или разрядность чисел, участвующихв операции, неограничено,формула изобретения Источники инФормации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМ 693371, кл. О 06 Р 7/50, 1976.ф 2. Малиновский Б. Н. Введение в кибернетическую технику. Киев, Наукова думка, 1979, с. 122, рис. 34(прототип). Последовательный цифровой сумматор, содержащий регистр слагаеьих,п элементов И, элемент ИЛИ, генератор тактовой частоты и распределитель импульсов, причем и выходов регистра слагаеьых соединен соответственно с первыми входами п элементов И, вторые входы которых соединены соответственно с и. выходами распределителя импульсов, вход которого соединен с выходом генератора тактовой частоты, и выходов элементов И соеди-. ны соответственно с и входами элемента ИЛИ, о т л и ч а ю щ и й с я тем, что, с целью расширения класса решаемых задач за счет получения возможности вычитания п чисел, подаваемых последовательными кодами младшими разрядами вперед, в него введены счетчик, регистр цикла, триггер цикла, триггер установки в ноль и блок управления, содержащий первый, второй, третий и четвертый элементы И, первый. вход первого элемента И блока управления соединен с выходом первого разряда регистра цикла, пер" вый вход второго элемента,И блокй, управления соединен с выходом третьего разряда регистра цикла, первый вход третьего элемента И блока уп равления соединен с выходом (2++30 П ) разряда регистра цикла,вторые входы первого, второго, третьего элементов Й объединены и соединены с пряьим выходом триггера цикла,вход устанОвки в ноль которого соединен с выходом первого разряда регистра цикла, а вход установки в единицу - с+2 выходом распределителя10 импульсов, выход тактовых импульсовкоторого соединен с управляющим входом регистра цикла, счетным входомтриггера установки в ноль, третьимвходом второго элемента И и первым15 входом четвертого элемента И блокауправления, выход первого элементаблока управления соединен с входомразрешения записи регистра слагаемых,выход второго элемента И блока уп 20 равления соединен с вторым входомчетвертого элемента И блока управления, выход которого соединен со сдвиговым входом счетчика, счетный входкоторого соединен с выходом генератора тактовой частоты, управляющийвход - с выходом элемента ИЛИ, а выход является выходом сумматора, выход третьего элемента Й блока управления соединен с К -входом триггераЗ 0 установки в ноль, 3 -вход которогоявляется входом фЗапусксумматотора-, а прямой выход соединен с входами установки в ноль регистра цикла, распределителя импульсов и счетчика,959069 8 ход слагаемых Составитель В, Гусактор И. Киштулинец Техред М. Коштура Огар Коррек 17/ Зак Филиал ППП фПатентфф, г. Ужгород, ул. Проектна Тираж 731сударственногм изобретенийа, Ж, Раущ ВНИИПИ по дел 13035, Иос Подписноекомитета СССРн открытийкая наб., д. 4/5