Частотный дискриминатор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 5)5 Н 03 К 5/22 ИСАНИЕ ИЗОБРЕТЕН К АВТО точности измерения сдвига частоты в условиях действия помех. Для достижения цели в устройство, содержащее блок 1 входной обработки, блок 3 управления, блок 4 усреднения по посылкам, блок 7 памяти, блок 8 сравнения функциональный преобразователь 9, введены ключи 5, 6, 15, инвертор 11, дополнительные ключи 12, 13 сброса, элемент И 14, дополнительные интеграторы 16, 18, дополнительные ключи 17, 19 передачи, дополнительные линии 20, 24 задержки, дополнительный блок 21 усреднения по посылкам, квадраторы 22, 26, 30, 31, дополнительные сумматоры 23, 27, компаратор 25, перемножитель 28, шина 29 пороТОРпульсной но в мно дискретальны дстройки вышение ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР МУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССМ 1359899,кл, Р 03 К 5/22, 1987.(57) Изобретение относится к имтехнике и может быть использовагоканальных модемах передачиной информации с ортогонсигналами для автоматической ичастоты. Цель изобретения - и 1676078 А 2,ГОВОГО НБПряжЕНИя, ЬВЕД 8 ННЫЕ ЗЛОМЕН 5 ь позволяют оценивать величину, пропарцианальнуа отношеник) сигнал/паглеха, Если эта величина Оказывается меньве зад)ваемого порога, то запись нового значения оценки сдвига частоть 5 с выходов )лоа 4 в блок 7 запрещается, т,е. На время следуюИзобретение относится к импульсной технике, может быть испо )ьзовано Б лногаканальных модемах передачи дискретной информации с ОрОГОнальными сиГналами для автоматической -:ад:;: 5)ойн встаты я Вляется усовершенствг - иием изобре иния па авт, св. К". 1359899Цель изобрегени, - повышение точности измерения сдвига чататы в условл 55 х действия помех,На фиг, 1 па;аза;а СрукГгуриая злек;- рическая схема устройств;.; на флг. 2 - злю- ры, поясняющие рабаГу Дискриминатора,Устролства содержит блок 1 входной Обработки, ВХОД ко"ООГО соединен с Бхопнай шинОЙ 2 и БХОДОР блока " ,.Гравления, Первый и второй выходы ока 1 соединены СООТВВТС ГВВННО С ПЕРБЬ М 5 ЗТОРЬЛВХОДБЛ Л блока 4 усреднения по посылкаг.;, первь:й и Бтарай Выходы хатрого ООединены соатветстВенно с входаи пе)БОГО и БТ 01)ОГО КЛЮЧЕЙ 5 И 6. ВЫХОДЫ:.ОтарЫХ СОЕлИНЕНЫ соответственна с первым 5 ВТ 01 ым В:здам 1 л блока 7 памяти, пе 1)вый н второй Быхадь коараго соединены соответственно с перВым и Вторым ВхОДам иблока 8 сравнения, выход которого че;:ез 1 ункциоиальньй преобразователь 9 соевинеи с гьхадной Гвинюй 10 устройства. Первый выход блока 3 соединен с первым управляк)щим Входам блока 1, а таКжЕ С ВХаДОМ ДОПОЛН,П:,ЛЬИОГО ИНБ 8 Ртара 1 1, Выход катооого при:)зд,:ие 1 ка)5 и,. иенным Вместе, Г 5 равлягаБГим Б;.Ода дополнительных первого и второо . и. чей 12 и 13 сброса, Втоаой в,х),блока 3 аеди- НЕН С ВтарЫМ управ)5"ащигВХОДОМ бЛОК".1 а также с первым вхдом алемен а 1 л 1, ВТОРОЙ ВХОД КОТОРОГ) СОЕДИНВН С Т 5 БТьИМ Выходом блока 3, а Выкал - с входаи Оть его клача 15, выход като)0-а саединес управляющим входам блока 7, Чет)ертый 5 Выход блока 3 ссевнеь с "правля 5 ащи 5 входом блока 8, Г 1 ервыйдополнительный выход блока 1 г)одклго:.8) к последовательно соединенным первому,гогГолиительнаму интегратору 16 и первому,сапольительнаму ключу 17 передачи. Втор.)й догални тел ьн ый выхаД блГ)ка 1 падк 5 пс енпаследаБРтель щей посьнни экстрапалируется,оценка, полученная за время предьдущей посылкл. На схеме пок;)заны также линии 32, 39, 48, 50 задерхи, перемножители 33, 40, 44, 45, инВертар 34, сумматоры 35, 49,51, интеграторы 36, 42, клочи 37, 43, 46, 47, преобразователь 38 Гильберта, 2 ил,на соедлненным второму дополнительному и тегратору 18 и второму дополнительному ;лючу 19 передачи, Управля,ащие Входы перваго 17 и второго 19 дополнительных 5 ключей объединены и палключеиы к выходупервой допалнлтелыюй лли:и 20 задержки, Вход которой также падклачеи к второму Выходу блока 3, Первый и второй выходы п 8 рвого дапалиительиага:лоча 12 саеди иены, соответственна, с гервым и вторымуправляюьцими Входами интегратора 16, а неавый и Второй Вьоады Второго дооительного ключа 13 соединены, соответственна, с первым л Вторым управляющлми 15 Входами иитегра)ора 18. Выходы ключей 17и 19 подключены, саовествеина, к перваГлу и втор 05 лу в",адам допслнительнога блока 21 усреднения па посылкам, первый выход ;оторого соединен с последовательно сое дииениыми первым ьвадрстаром 22, пергым допалнительньм умматором 23, Отарой Допалнительнюй линией 24 задержки и ксмпаратором 25, при зтам первый выход блака 4;акже соединен с паследова тельно соединенными вторым кнадратарам26, втоаым дополнительным с 5 мматором 27, Допалнит 8 льным перемножителем 28, гыход;отараго соединен с вторым входом кампаратора 25, а второй вход перемноки- ЗО теля 28 саедии 8 н с шиной 29 пороговогои;пряжения, Втары 8 ьыхады блоков 21 и 4 усредиания по пасьГлкам саедин 8 ны, соответственно., с Входами третьего 30 и четвертого 31 квадратарав, Выходы которых :.Ф,э соедине 5 ы, соответственно., с Вторыми Входами первого 23 и второго 27 допалиительных сумматоров, ВыхОд ко 5 лпаратора 25 П%4 саедииен к соединенным Вместе упраВЛ 5)ющим вхаДам клОчей 5, 6 и 15,40 Ьлак ", содержит последовательна соединенны 8 первую линию 32 задеажки, перБь;й перемножитель 33, инвертор 34, первый сумматор 35, первый интегратор Зб, г;ервый люч 37 передачи, последовательно 45 саединеинь 8 преобразователь 1 лльберта38, втаг)ую лчнию 39 задержки, Второй перемнОжигель 40, ВтОраЙ сумматор 41, ВтО- рой интегратор 42, Бтарой ключ 43передачи, а также содержит третий 44 и четвертый 45 перемножители, первый 46 и второй 47 ключи сброса. Вторые входы перемножителей 33 и 40 соединены с выходом преобразователя 38, а вторые входы пере- множителей 44 и 45 соединены, соответственно, с выходами линий 39 и 32 задержки. Выходы перемножителей 44 и 45 соединены с вторыми входами, соответственно, сумматоров 35 и 41. Соединенные вместе входы линии 32 задержки, преобразователя 38, первые входы перемножителей 44 и 45 являются первым входом блока 1. Первый и второй выходы ключа 46 соединены соответственно с первым и вторым управляющими входами интегратора 36, а первый и второй выходы ключа 47 соединены соответственно с первым и вторым управляющими входами интегратора 42, причем управляющие входы ключей 46 и 47, соединенные вместе, являются первым входом управления блока 1. Соединенные вместе входы управления ключей 37 и 43 являются вторым входом управления блока 1, а выходы ключей 37 и 43 являются соответственно первым дополнительным выходом блока 1, Выход сумматора 35 является первым дополнительным выходом блока 1, а выход сумматора 43 - вторым дополнительным выходом блока 1.Блок 4 и аналогичный ему блок 21 каждый содержит последовательно соединен-. ные первую многоотводную линию 48 задержки и первый суматор 49 усреднения, последовательно соединенные вторую многоотводную линию 50 задержки и второй сумматор 51 усреднения, а также переключатель 52, при этом выходы сумматоров 49 и 51 подключены соответственно к первому и второму замыкающим контактам переключателя 52, первый размыкающий контакт которого, соединенный с входом линии 48, является первым входом блока, а второй размыкающий контакт, соединенный с входом линии 50, - вторым входом блока 4 или 21. Первый и второй переключающие контакты переключателя 52 являются соответственно первым и вторым выходами блока 4 или 21. Переключатели 52 в блоках 4 и 21 механически связаны и переключаются одновременно в одинаковые положения. Блок 3 управления аналогичен блоку управления по основному изобретению и также включает в себя известное устройство тактовой синхронизации (авт, св, 1 Ф 649147). Блоки 7-9 также полностью аналогичны блокам устройства по основному изобретению,Рассмотрим предлагаемое дополнение к основному алгоритму измерения сдвига, которое дозволяет повысить точность фор гдед(ПТ, Р,/Рш) = 10 25 нала сглаживания на Й посылках достаточно для того, .чтобы обеспечить требуемое 30 качество оценки (проводной канал стацио 50 55 15 20 40 45 мирования оценки сдвига, Если обозначить: Й вых(иТ) - оценка сдвига на выходе дискриминатора на тактовом интервале (и)Т1 ( ИТ (Т - ДЛИтЕЛЬНОСтЬ ПОСЫЛКИ); й текущ (ИТ - текущая оценка сдвига, формируемая наи-м тактовом интервале, то оценка на выходе дискриминатора определяется выраже- нием л лЙ:вых (иТ) = йтекущ, (и Т ) (и Т, Рс/Рщ) + л(Рс/Рш) - отношение мощности Рс сигнала и мощности Рш помех в канале;(Рс/Рщ)пор - пороговое значение Рс/Рш (при уменьшении Рс/Рш) на текущем такте ниже порогового, качество текущей оценки становится неприемлемым,Таким образом, на вцход дискриминатора поступает оценка йтекущ (иТ), сформированная на текущем такте, если надежность (ПТ) этой оценки высока; если же надежность неудовлетворительна,то на выход дискриминатора поступает выходная оценка, сформированная на предыдущем такте,Рассмотрим ситуации, когда использование оценки (1) необходимо, В проводных каналах связи при номинальном уровне сигнарен на больших отрезках времени и значение й можно выбрать большим). Однако если кратковременные занижения уровня являются частыми, то необходимо предусматривать защиту от возможного появления ложных оценок (т,е. оценок с неприемлемой погрешностью измерения). В КВ-канале радиосвязи на качество оценки влияют флуктуационная помеха (уровень которой растет при замираниях сигнала), многолучевость, особенно "дискретная" (появление явно различных эхо-сигналов) и узкополосная помеха. В многолучевом узкополосном канале система тактовой синхронизации определяет границы посылок по наиболее мощному лучу, остальные эхо-сигналы, несущие информацию об одной и той же посылке, являются помехами при оценке сдвига, причем уровень этих помех непрерывно изменяет 1676078ся, а возможности для их сглаживания путем увеличения 1 ч ограничены, так как величина сдвига в КВ-канале являетсявеличиной переменной, Гармоническая помеха воспринимается дискриминатором как"собственный" сигнал; дискриминатор оценивает отклонение частоты гармоническойпомехи от одного из ближайших значенийчастоты подканалов как сдвиг частоты "собственного" сигнала, Очевидно, что во всехрассмотренных случаях необходимо формирование показателя надежности д(ПТ)измеряемой оценки сдвига.Рассмотриг, принцип работы устройства,Временная структура рабочего сигналамногочастотного моцема с ортогональнымисигналами приведена на фиг, 2 а, Посылкадлительностью Т содержит защитный интервал Т,и в котором повторяется начальный фрагмент группового сигнала даннойпосылки, и оставшуюся часть посылки, рав, ную интервалу ортогональности То. ТакимобРазом, Т = То+ Т.п. Какдал паРа пОвторяющихся элементов (отсчеты 1-5 в посылкес номером 1+ 1) разделена временным интервалом, равным То,Задача при формировании оценки (1)заключается в определении величины, пропорциональной отношению Рс/Рш, с использованием статистик, которыеформируются предлагаемым устройством,Обозначим;У(1)уг(1 - То) уг(1) у(с - То) д 1;Р)й- +т.,в(Л) ==о Т+тояУ(1) У(1 То)+уг у.(1 т )1где у(т), уг(т) - соответственно входной сигнал и сигнал на выходе преобразователяГильберта;То - длина интервала ортогональности,Статистики А (Л) и В (Л) из формулы(2) при 1 = 0 совпадают со статистиками,находимыми в известном устройстве. ПриЪ 0 границы интервалов интегрирования несмещены относительно границ посылок исоответственно при 1 -"- О указанные границы смещены на величину А,Введем статистику О (Л):ОД А 2(Д ) + В 2(Д) (З)Можно показать, что отношение сигнал/помеха пропорционально выракению(4) 1 А Тзп Тэп1, 1 То 5Последовательность значений для формулы (4) можно задавать, отсчитывая значения А относительно А = О с частотою котельниковских выборок.10 Для реализации в устройстве выбранследующий алгоритм определения показателя надежности: д(пТ, Р,/Рш) = О(1 =0) -- (Рс/Рш)пор О 1( = О), (5)где О 1( А = О) = А 12( Л = 0) + В 12( Л = 0); 15 20 Ит+тоД 1(А=Ю) =;=о 1 тУ (1) Уг (1 То ) уг (1)у (1 - То )с 31;У (1)у (1 то ) +уг (Г )уг (Г - т)г 11ЗОВыражения А 1(О) и В 1(0) отличаются от выражений для А(0) и В(0) тем, что интервалыинтегрирования при определении А 1(0) иВ 1(0) заданы в виде 11 Т, 1 Т+ То), а пРи опРЕделении А(0) и В(О) - в виде (1 Т+ То, (1+1) Т.Выбор величины (Рс/Рш)пор долженобеспечивать отключение текущей оценкипри такой вероятности ошибок в системеобработки, при которой качественный приеминформации невозможен (речь идет о системе обработки, в которой используется устройство автоматической подстройки частотыс рассматриваемым дискриминатором).Таким образом, алгоритм формирования оценки сдвига, реализуемый в предлагаемом устройстве, определяется:формулой для вычисления текущей оценкиЙтекущ ( пТ ) аналогично известному устройству; формулой (1) для вычисления вы 50 ходнои Оценки; формулои (5) Длявычисления показателя надежности г(пТ),причем О(1=0) =А(Л=О)+ В(1=0); гдеА(А= О), В(Л= О) - соответственно числительи знаменатель в формуле (2),При цифровой обработке в формуле (5)И - 1 К +ХД 1(0)=(У 1 У -У, г , ).,1=-о 1 =К+110 15 20 25 30 40 45 50 55 ЧК +В 1(0)=" , (уу 3-а+у,г у - .,г ) =о -- к+ где К, а - цисло отсчетов, приходящихся соответственно на длительность Т и То.Частотный дискриминатор работает следующим образом.Многочастотный сигнал у(1) модема в смеси с шумами непосредственно с входа устройства и сигнал у(т - То), задержанный на величину То (где То - интервал ортогональности) в первой линии 32, поступают на входы четвертого перемножителя 45, формирующего на выходе сигнал произведения у(1) у(1 - То). Выходной сигнал преобразователя 38 у(1) и сигнал уг(1 - То), задержанный на величину То во второй линии 39, поступают на входы второго перемножителя 40, формирующего на выходе сигнал произведения уг(т)уг(с - То). Аналогично третий перемножитель 44 формирует сигнал произведения у(1) уг(т - То), а первый перемножитель 33 формирует сигнал произведения уг(т) у(т- То), Второй сумматор 41 формирует сумму выходных сигналов перемножителей 40 и 45 у(1) у(1-То)+уг(1) уф-То),(фиг.2 б), причем предполагается, что на интервале посылки (1+1) нет помех, а на интервале посылки (1+2) помеха есть, а первый сумматор 35 и инвертор 34 формирует разность выходных сигналов перемножителей 33 и 44: у(т)уг(1-То) уг(с)у(1 То).В момент времени Т - Т(где 1+1 - номер анализируемой посылки) по команде управления (фиг. 2 в) размыкается первый ключ 46 и первый интегратор 36 начинает интегрирование выходного напряжения сумматора 35 (фиг. 2 д, пунктир). В момент времени (1+1)Т окончания (1+1)-й посылки (где Т - длительность посылки) по второй команде управления (фиг. 2 г) замыкается первый ключ 37 и выходной сигнал интегратора 36 поступает на первый выход блока 1, Затем команды управления замыкают ключ 46 и размыкают ключ 37, при этом интегратор 36 обнуляется. Точно так же второй интегратор 42, управляемый вторым ключом 47 сброса, производит также в течение защитного интервала Тз.п. интегрирование выходного сигнала сумматора 41, при этом при помощи второго ключа 43 передачи выходное напряжение интегратора 42 поступает на второй выход блока 1.К моменту окончания (1+1)-й посылки на первом и втором выходах блока 1 сформированы напряжения, соответствующие суммируемым выражениям в формуле (2). Обе команды управления (поступающая на клюци 46 и 47 и поступающая нэ ключи 43 и 37) формируются блоком 3 из входного сигнала, причем каждая из них точно привязана к границе такта (т.е. формируемая статистика соответствует Л =- О).В том случае, когда требуется выполнить усреднение результатов измерения по И посылкам, г 1 реключатель 52 в блоке 4 устанавливается в положение, при котором первый и второй выходы блока 4 образуют выходы первого 49 и второго 51 сумматоров, М входов каждого из которых соединены с Й отводами первой 48 и второй 51 многоотводных линий, соответственно, осуществляющих задержку входных сигналов на время М Т. При этом на первый и второй выходы блока 4 поступаютусредненные,по й посылкам напряжения, соответствующие величинам А(Л = О), В( Л = О), в формуле(2). В случае необходимости обеспечения максимального быстродействия переключатель 52 устанавливается в положение, при котором на выход блока 4 поступают сигналы непосредственно с выходов блока 1. Очевидно, что в этом случае усреднение по посылкам отсут-ствует и время измерения ограничивается длительностью одной посылки, этот случай соответствует выбору й = 1 в формуле (2) В отличие от интеграторов 36 и 42 йервый 16 и второй 18 дополнительные интег. раторы, управляемые первым 12 и вторым 13 дополнительными клюцами, на которые поступает от блока 3 инвертируемая в дополнительном инверторе 11 первая команда управления (фиг, 2 ж), производят интегрирование выходных сигналов сумматоров 35 и 41, начиная с момента начала (1+1)-й посылки 1 Т до момента 1 Т+ То (фиг, 2 и, пунктир), В момент времени (Т + То), предшествующий замыканию ключей 12 и 13 (т,е, обнулению интеграторов 16 и 18), на управляющие входы дополнительных первого 17 и второго 19 ключей передачи поступают импульсы второй команды управления от блока 3, задержанные на ве- личину Т относительно граничного момента, Т в первой дополнительной линии 20 (фиг, 2 з), Таким образом, перед началом работы интеграторов 36 и 42 в момент (1 Т+ То) на выходах клюцей 17 и 19 сформированы напрякения, пропорциональные суммируемым велицинам формулы (5).Блок 21 аналогично блоку 4 осуществляет усреднение выходных сигналов ключей 17 и 19 по И посылкам. Переключатель 52 в составе блока 21 переключается в соответствии с установкой и одновременно с аналогичным переключателем в составе блокаПервый и третий квадраторы 22 и 30 и сумматор 23 формируют напряжение (фиг.2, и), пропорциональное выражению 01(А=: :=О) из (5), т,е. сумму квадратов сигналов ключей 17 и 19, усредненных по й посылкам в блоке 21; Второй 26 и четвертый 31 квадраторы и сумматор 27 формируют напряжение, пропорциональное еыражению О(Л= О) из формулы (5), т.е. сумму квадратов сигналов ключей 37 и 43, усредненных по й посылкам в блоке 4.Таким образом, если на выходе сумма- гора 23 сформирован сигнал, пропорцио. нальный статистике, полученной при, обработке сигнала на интервале То, то на выходе сумматора 27 получен сигнал, соответствующий величине статистики, полученной при обработке сигнала на интервале Тзн (1+1)-й посылки,Линия задержки 24 задерживает выходной сигнал сумматора 23 на время Тз.п, (фиг.2 к), т,е. до момента появления выходного сигнала сумматора 27. В дополнительном перемножителе 28 напряжение статистики, полученной на защитном интервале, перемножается с величиной порогового напряжения, снимаемого с шины 29 (фиг. 2 е), Величина порогового напряжения пропорциональна длительности интервала ортогональности, величине Рс/Рш)пер в формуле (5) и обратно пропорциональна длительности защитного интервала. Таким образом, укаЗанный сомножитель является весовым коЭффициентом, позволяющим выполнить сравнение статистик, взятых с разным веСом, образованных при обработке сигнала на разных по продолкительности временн ых интервалах.Компаратор 25 выполняет сравнение напряжений указанных статистик, одновременно поступающих на его входы (фиг, 2 л). :сли взвешенное напрякение статистики, полученной на защитном интервале, превышает значение напряжения статистики, полученной на интервале ортогональности (выходное напряжение линии 24), этот случай соответствует обработке на данной посылке сигнала модема с уровнем, превышающим уровень помех, выходное напряжение компаратора 25 замыкает ключи 5, 6 и 15 и частотный дискриминатор работает обычным образом, за исключением того, что в блоке 7 памяти ключи сброса замыкаются для обнуления не в момент времениТ+ То до конца такта (+1) Т, как в известном устройстве, а на короткое время непосредственно перед записью очередно-о результата в момент(Н 1)Т окончания анализируемой посылки, Сигнал управления ключами сброса блока 7 фиг, 2 о) формиру 5 10 15 20 25 30 35 40 45 50 ь 5 ется в элементе И 14 путем коньюнкции сигнала с второго выхода блока 3 (фиг, 2 в), импульс переписи и сигнала с третьего выхода блока 3 (фиг, 2 м), импульс сброса длительностью от Т + То до (1+1) Т, Блок 7 осуществляет запоминание выходных напряжений блока 4 в двух ячеиках памяти и обеспечивает их хранение в течение времени Т, а затем вновь освобождается импульсом сброса непосредственно перед записью очередного результата (фиг. 2 н),Блок 8, вычисляющий отношение напряжений, поступающих на его входы с выходов блока 7 с учетом их знаков (определяющих направление смещения частоты), управляется сигналом с четвертого выхода блока 3 (фиг, 2 р) и работает е течение времени хранения информации в блоке 7. Функциональный преобразователь 9, работающий по алгоритму Й = (1/То)агсщ Х, блоки 3, 7 и 8 работают аналогично блокам известного устройства, Таким образом, в указанной ситуации после очередного интервала Т на выходной шине 10 устройства формируется напряжение, величина которого пропорциональна величине канального смещения частоты, знак которого отражает направление смещения частоты (фиг. 2 п).Если взвешенное напряжение статистики, полученной на защитном интервале (выходное напряжение перемножителя 28), оказывается меньше, чем напряжение, соответствующее статистике, полученной на интервале ортогональности - этот случай соответствует обработке на данной посылке сигнала модема, уровень которого меньше уровня помех - выходной сигнал компаратора 25 удерживает ключи 5, 6 и 15 в разомкнутом состоянии, сигналы с выходов блока 4 на входы блока 7 памяти не поступают, также блокируется прохождени. сигнала управления ключами сброса о,ока 7, и в результате он сохраняет напряжения, накопленные при обработке сигнала предыдущей посылки, т.е. при плохом соотношении сигнал/помеха блоки 8 и 9 повторно обрабатывают зафиксированные выходные сигналы блока 7 и на выходной шине 10 устройства вновь повторяется результат измерения, полученный на предыдущей посылке.Таким образом, за счет экстраполяции надежных результатов измерения частотного сдвига на интервалы времени, когда в канале действует помеха сильного уровня, точность его работы в условиях помех существенно повышается.Формула изобретения Частотный дискриминатор по авт. св.1 Ф 1359899, о тл и ч а ю щи й с я тем, что, сцелью повышения точности измерения сдвига частоты в условиях действия помех, в устройство введены дополнительный блок усреднения по посылкам, первый, второй и третий ключи, злемент И, первый и второй 5 дополнительные интеграторы, первый и второй дополнительные ключи сброса, первый и второй дополнительные ключи передачи, дополнительный инвертор,. первая и вторая дополнительные линии задержки, 10 первый и второй дополнительные сумматоры, первый, второй, третий и четвертый квадраторы, дополнительный перемножитель, шина порогового напряжения, компаратор, причем выход первого сумматора, 15 являющийся первым дополнительным выходом блока входной обработки, подключен через первый дополнительный интегратор к входу первого дополнительного ключа передачи, выход второго сумматора, являющий ся вторым дополнительным выходом блока входной обработки, подключен через дополнительный второй интегратор к входу второго дополнительного ключа передачи, первые и вторые входы управления первого 25 и второго дополнительного интеграторов соединены соответственно с первыми и вторыми выходами соответственно первого и второго дополнительных ключей сброса, входы управления которых обьединены и 30 через дополнительный инвертор подключены к первому выходу блока управления, входы управления первого и второго дополнительных ключей передачи объединены и через первую дополнительную ли нию задержки подключены к второму выходу блока управления, а выходы дополнительных первого и второго ключей пере. дачи подключены соответственно к первому и второму входам дополнительного блока усреднения по посылкам, первый и второй выходы которогоо соединены соответсгвенно с входами первого и третьего квадраторов, выход первого квадратора соединен с первым входом первого дополнительного сумматора, а выход третьего квадратора - с вторым входом первого дополнительного сумматора, выход которого через вторую дополнительную линию задержки подключен к первому входу компаратора, первый выход блока усреднения по посылкам подключен к входу втоосго квадратора и через первый ключ к первому входу блока памяти, второй вход которого через в;орой ключ подключен к второму выходу блока усреднения по посылкам, который также соединен с входом четвертого квадратора, выход которого соединен с первым входом второго дополнительного сумматора, причем выход второго квадратора пор,лючен к второму входу второго дополнительного сумматора, выход которого соединен с первым входом дополнительного перемножителя, второй вход которого соединен с шиной порогового напряжения, а выход - с вторым входом компаратора, выход которого соединен с обьединенными управляющими входами первого, второго и третьего ключей, при зтом выход третьего ключа соединен с управляющим входом блока памяти, а его вход - с выходом злемента И, первый и второй входы которого соединены соответственно, с вторым и третьим выходами блока управления,/ //а лжеца д Та Составитель А.СмирновН.Лазаренко . Техред М.Моргентал Корректор М,Максимишине Ре Производственно-издательский комбинат "Патент", г. Ужгор агарина, 1 1 Заказ 3013 Тираж ВНИИПИ Государственного комите 113035, МоскваПодписноео изобретениям и открытиям при ГКНТ СССР35, Раушская наб., 4/5