Преобразователь дельта-модулированного сигнала в импульсно кодово-модулированный сигнал

(51)4 Н 03 ОСУДАРСТВЕННПО ИЗОБРЕТЕНИЯПРИ ГКНТ СССР КОМИТЕТ ОТНРЫТИЯ ИСАНИЕ ИЗОБРЕТЕНИЯ 4-24 т( К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Рижский политехнический институт им.А.Л.Пельше(72) О,К,Альена, Г.Н.Котович, А,А,Пундурс и В.В.Хофмаркс (53) 681.32:62 1.376.56(088,8) (56) Авторское свидетельство СССР У 822354, кл. Н 03 11 7/36, 1979.Авторское свидетельство СССР Р 1347190, кл. Н 03 11 7/34, 1986 (прототип).(57) Изобретение относится к вычислительной технике и технике связи,Его использование в системах передачисигналов для стыковки каналов Д 11и ИИ 1 позволяет повысить точностьпреобразования эа счет расширения динамического диапазона преобразуемыхсигналов. Преобразователь содержитблоки 1,2 задержки, управляемый делитель 3, сумматор 4, дешифратор 5,анализаторы 7,8 сигнала, счетчик 9импульсов, триггер 10, дискретизатор 11, генератор 12 импульсов иблок 16 преобразования кодов. Благодаря введению дешифратора 6, элемента13 сравнения, блока 14 ключей и элемента ИЛИ 15 выбор нужного сегментахарактеристики компрессии осуществляется точнее и быстрее. 1 з,п. ф-лы,3 ил, 4 табл.Изобретение относится к вычислительной технике и технике связи и может быть использовано в системах передачи сигналов для стыковки каналовс дельта-модуляцией (Д 11) с каналами симпульсно-кодовой модуляцией (ИКГ 1).Цель изобретения - повьппение точности преобразования за счет расширения динамического диапазона преобразу емых сигналов,На Фиг.1 приведена блок-схема преобразователя; на фиг,2 и 3 - примерывыполнения соответственно блока преобразования кодов и счетчика импульсон,Преобразователь ДГ 1 сигнала в ИКГ 1сигнал содержит первый и второй блоки 1 и 2 задержки, управляемый делитель 3, сумматор 4, первьп и второй 20дешифраторы 5 и 6, первый и второйанализаторы 7 и 8 сигнала. счетчик 9импульсов, триггер 10, дискретиэатор11, генератор 12 им;ольсон, элемент 13сравнения, блок 14 ключей, элемент1 ПИ 15 и блок 16 преобразования колон. На фиг.1 обозначены информационцьй вход 17, вход 18 синхронизации и вьгходы 19.Перньп блок 1 задержки обеспечивает задержку входного ДГ 1 сигнала натребуемое число тактов. Он может бытьвыполнен на регистре сдвига. Второйблок 2 задержки служит для задержкисигналов, поступающих на его входы,на один такт и может представлять собой параллельный регистр. Управляемыйделитель 3 может быть реализованца счетчике с изменяемым коэффициентом пересчета.0Сумматор 4, выполненный на арифметико-логическом блоке, производит суммирование сигналов А(с) и В(с) на его информационных входах с учетом знаков Ы(с) Б(с), подаваемых 4 на управляющие входы. Сигнал суммы С(с) формируется на первых выходах сумматора 4, Знакэтой суммь подается на второй выход сумматора 4, а третие его выходы служат для выдачи сигналов Э(с) переполнения,ко 50 торые характеризуют переход входного сигнала на один, два или три сегмента выше. Перньп дешифратор 5 функционирует 55 в соответствии с табл.1. В сигналах с(с), Я(г) и )(с)0" соответствует знаку "+", а "1" - знаку "-"Сигнал Н(г.) соответствует случ , когдачисло А(.) больше числа 0(Блок 16 преобразования кодов содержит (фиг,2) преобразователь 20 прямого кода в дополнительный и группы21-27 элементов И, На фиг.2 обозначены первые и вторые информационныевходы 28 и 29, первый, вторые и третьи управляющие входы 30-32 и выходы33, Такое выполнение блока 16 позволяет при наличии сигнала Г(г) на егопервом управляющем входе ЗО передаватьвходной сигнал С(с) на выходе 33 безизменений. Если на вторых управляющихвходах 31 блока 16 присутствует одиниз сигналов Г 11(г.), Г 12(с) или Г 13(.),то число, получаемое при объединениисигналов Я 2(с), Я 1(г.), ЯО(г.), СЗ(с),С 2(с), С 1(с), СО(с), делится соответственно на 2,4 и 8, Если на третьихуправляющих входах 32 блока 16 присутствует один из сигналов Г 11(с), Г 12(с)или МЗ(с), то прямой код сигналапреобразуется в дополнительный и умножается на два в случае присутствияна входе 32 блока 16 сигнала И 1(т),на четыре - в случае присутствиясигнала Г 12(г) и на восемь - при наличии сигнала Г 13(г.).Второй дешифратор 6 работает согласно табл,2,Первый анализатор 7 сигнала предназначен для определения абсолютного значения шага квантования 31 сигнала. Его выполнение определяется алгоритмом адаптации входного,1 Г 1 сигнала. Второй анализатор 8 сигнала представляет собой дешифратор, работа которого совместно с упранляемьм делителем 3 и блоком 16 определяется табл,3 истинности.Счетчик 9 импульсов предназначен для определения и хранения номера сегмента, н котором находится входной сигнал, Возможный вариант реализации счетчика 9 показан ца Фиг.З, Счетчик 9 содержит элемент ИЛИ 34 и 35, арифметико-логический блок 36 и буферный регистр 37, С учетом того, что число, записанное н счетчике 9, за один интервал дискретизации может измениться на один, дна и три, то на его первые управляющие входы поступают сигнал ЮО(г) и Г 1(с), увеличивающие состояние счетка 9, а на вторые управляющие входы - сигналы6 6возможные также при протвополсжьхзнаках номеров сегментов.Абсолютное значение и знак шагаквантования в виде сигналов А(с)и о(г.) поступает на входы сумматора 4, Для того, чтобы учесть, в какомсегменте компандированного ИКМ сигнала производится сложение, выходнойсигнал анализатора 8 подан на управляемый делитель 3. На входы суммато".ра 4,кроме значения шага квантования также поступают информация о значении компандированного ИКМ сигналавнутри сегмента в предыдущем интервале дискретизации ДМ сигнала (сйгналы В(г., а также знак входногосигнала в предыдущем интервале дискретизации Д 11 сигнала Я(с) с блока 2 задержки,Для получения значения эквивалентавходного сигнала в каждом такте ДМсигнала сумматор 4 должен сложить значение эквивалента величин входногосигнала в предыдущем такте ДМ сигнала со значением шага квантования,учитывая знаки (с) и Б(й) обоихсигналов, Задачей сумматора 4 является определение значения компандированного ИКМ сигнала внутри любого сегмента. Поэтому выходной сигнал С(с)сумматора 4 имеет четыре разряда.Если сумма сигналов А(с) и В(г) превышает число 16, то выходные сигналыпятого Р 1(г.), шестого Р 2(г.) и седьмого РЗ(с) разрядов увеличивают состояние счетчика 9 номера сегмента соответственно на единицу, два или три, Переход от трехразрядного числа Э(г) к двухраэрядному Х(г.) производится вторым дешифратором 6. Знак полученной суммы определяется сигналом (с) . При отрицательном результате также могут появиться сигналы переполнения СЗ(с) - старший разряд сигнала суммы, наличие которого означает переход через один сегмент вниз, а также сигнал Р 1(г.) ,означающий переход через два сегмента вниз.Правильная работа преобразователя при различных комбинациях абсолютных величин и знаков суммируемых сигналов определяется первым дешифратором 5. Выходные сигналы дешифратора 5 означают выполнение следующих операций: Р(с )- трансляция сигналов С(с) через блок 16 без изменений М 1(с), М 2(г.), МЗ(с) - деление семи 5 153300СО(.) и С 1(г), уменьшающие его состояние. Входные сигналы д(:) и Собъелняются элементами ШИ 34 и подаются на первый и второй информаци-,онные входы арифметико-логического5блока 36, где прибавляются или вычитаются из числа, записанного в буферном регистре 37, выходы которого подсоединены к третьим информационнымвходам арифметико-логического блока36. Элемент ИЛИ 35 выявляет сигналсуммирования из сигнала д(с), который указывает на увеличение номера сегмента. Тактовый вход счетчика 9 подсоединен к входу синхронизации буферного регистра 37.Дискретизатор 11 служит для вывода данных из преобразователя с частотой, задаваемой генератором 12, и 2 Оможет быть выполнен на параллельномрегистре.Элемент 13 сравнения служит дляопределения; будет ли трехзначноечисло А 4(с)А 6(:) больше трехэначного числа Я 4(с)6(:).Преобразователь Д 11 сигнала в ИКИсигнал работает следующим образом,Входной Д 11 сигнал У(:) поступаетна вход 17 преобразователя. Первьанализатор 7 определяет значение шагаквантования Д 11, т,е. величну изменения входного сигнала на протяженииодного интервала дискретизации ДМ.11 аксимальньй шаг квантовани 1 ДМ может35превышать минимальный шаг квантования до 80-90 раз, а это означает,чтомаксмальньл шаг квантования будетописываться семиразрядным числомЕ(С) в линейном коде. Зная, что первый сегмент стандартного ИКМ сигнала,компандированного по А-закону, соответствует 32 шагам квантования в линейном коде, первые два сегмента -64 шагам, а первые три сегмента -128 шагам квантования и т.д и знаячто шагом квантования Е в принцрпе может быть любое число от 1 дожримерно 90, следует, что за один инервал дискретизации ДМ восстановленньп преобразовалем сигнал может осуществлять следующие переходы междусегментами (табл,4),Следует отметить, что возможны также противоположные переходы тем пе 55реходам, которые описаны в табл,4,Случаи 1-5 справедливы также для отрицательных сигналов, а случаи 6-11,характеризующие переход через нуль, 153300650 разрядного числа, образованного иэс.игналов Я 2(с), С)1(с), ЯО(с), СЗ(с),С 2(с), С 1(с), СО(с) соответственнона два, четыре и восемь, И 1(с),112(с), 113(с) - умножение числа С(с)5соответственно на два, четыре и восемь, СО(с) и С 1(с) - вычитаемое число из числа, записанного всчетчике 9, Е 1(с) - изменение знака10сегмента на положительный, Е 2(с)на отрицательныи,Счетчик 9 определяет номер сегмента, в котором находится входной сигнал, Три его разряда К 1(с)КЗ(с)поступают на входы дискретиэатора 11,входы второго анализатора 8 и пятыевходы первого дешифратора 5, Сигналымладших разрядов (10(с)(2(с) поступают на вторые информационные входы 29 блока 16, а три старших разряда Ц 4(с)Ч 6(с) подаются на элемент 13 сравнения, где определяетсябольше ли число на . вторых входахЛ 4(с)Л 6(с), чем число 04(с)(6(с) на первых входах. В случае,если А(с) ) Г(с), н шестой вход дешифратора 5 поступает сигнал Н(с)= 1,Сигналы И(с) с выходов 33 блока16 поступают на второй блок 2 эадержки и на дискретизатор 11. Так как вслучае отрицательной суммы С(с) также, как при положительной сумме, может появиться сигнал 01(с)=1, для того, чтобы избежать одновременного появления сигналов суммирования д(с)35и вычитания Г(с), в устройство введенблок 14 ключей, управляемый сигналомэлемента ИЛИ 15, который появляетсяв томслучае, когдаБ 1(с)=И 2(с)=Ы(с) 40О,Рассмотрим случай, когда входнойсигнал У(с) соответствует положительному входному аналоговому сигналу, В случае, если сумма чисел А(с) 45и В(с) не превышает 15 (в двоичномкоде 1111), что соответствует случаю 1 в табл,4 и первой строке втабл,1, результат суммирования С(с)в неизменном виде подается как навходы дискретизатора 11, так и навход блока 2 задержки, Знак р(с)сигнала при этом будет положительным, а на выходах счетчика 9 нули,Запись сигналов ос), у(с) и Б(с)55в табл, 1, означает, что остальныезначения сигналов в строке не изменяются, если, например, вместо комбинации значений сигналов о 1(с)=1,(с) =1, 8(с) =1 эти сиг .д., о Утравны нулю (1-7 строки в т 1)Гак только сумма чисел А(с) и В(с)превышает 15, в пятом разряде сумматора 4 появляется единица (Э 1(с) =1),что увеличивает состояние счетчика 9на единицу (строка 3 в табл.1)Еслипри этом сигнал находится в первойчасти первого сегмента (К(с)=000), тоС(с) в неизменном виде транслируется через блок 16 (строка 2,табл,1).Случай перехода сигнала иэ первогосегмента во второй описывается примером, Если сигнал В(с) имеет вид 1111,К(с) имеет вид 001, а сигналы А(с)1000 и с(с)= О, то в результатесуммирования получается сигнал С(с)в виде 0111 и 01(с)=1. Это увеличиваетсостояние счетчика 9 на единицу, Однако, так как в результате сложенияизменяется номер сегмента, и зная,чтов следующем сегменте шаг квантованиядолжен быть в два раза больше, точисло, образуемое сигналами ЦО(г),СЗ(с), С 2(с), С 1(с), СО(с) в данвомслучае следует делить на два, чтсосуществляется блоком 16,В отличие от прототипа, в данномпреобразователе возможны переходы нетолько в сегмент с большим номером(табл,4), чему соответствуюттроки5-" (табл.1). Рассмотрим случай перехода сигнала от первого к третьемусегменту, описанному в 5 троке(табл,1). Например, если сигнал В(с)соответствует числу 1111, К(с) имеет вид 001, а сигналы А(с) - 100110и Ы(с) = О, то в результате суммирования получается сигнал в виде0101, а Р 1(с) =1 и 1)2(с:=1,Таким образом, сигнал П(г) имеетвид 011 и согласно табл,2 истинности дешифратора 6 на его выходах будетсигнал Ю(с) в виде 10, что увеличивает на два номер сегмент, записанный в счетчике 9. Зная, что шаг квантования в третьем сегменте в четырераза больше, чем в первом, исло, образуемое сигналами Ц(г), 00(г),СЗ(с), С 2(с), С 1(с), СО(г), делитсяна четыре блоком 16, в ре ультате чего получается сигнал 1(с) в виде 0001,При этом номер сегмента К(1 = 011.Укаэанная операция зквивален 1 на суммированию чисел С(г) = 3 и Е(с)=Л(с)=9 153Случаи, когда при положительном входном сигнале на входе сумматора 4 подается отрицательный шаг квантования или наоборот, а знак сигнала после вычитания не меняется (сигнал не проходил через нуль), приведены в строках 8-13 (табл . 1). Например, если сигнал С имеет вид 0011, К(с)=010, а А(с) 0 0100 (переход от второго се мента в первый - строка 10, табл. 1), то появляется сигнал у= =1, означающий переход сигнала на один сегмент ниже. В результате этого дешифратор 5 выдает сигнал М 1(Т)= =1, что вызывает переход на дополнительный код и умножение на два значения сигнала С(ь), Причем сигнал С(Т) в виде 0 1 означает вычитаниеединицы из числа, записанного в счетчике 9, Проделанные операции означают переход на один сегмент ниже и определение значения сигнала в этом сегменте с учетом того, что шаг квантования в нижнем сегменте в два раза меньше, чем в предыдущем сегменте.Строки 11-13 (табл. 1) означают противоположные переходы случаям, описанным в строках 3-5 (табл. 4), Например, случай перехода от числа 70 к 48 в линейном коде (переход от третьего сегмента в первый), соответствует строке 11 в табл1. В таком случае сигнал В(Т) соответствует числу 0001, К имеет вид 011, а сигналы Е(ь) = 0110000, А(ь) = 1100, М(1) = 1, и в результате суммирования появляются сигналы у(С) = 1 и С 3 = 1, которые поступают на входы сумматора 4 и наличие которых азначае.т переход на два сегмента ниже. В результате этого дешифратор 5 выдает сигнал Х 2(с) = 1, что вызывает переход на дополнительный код и умножение на четыре значения сигнала С(Т), а сигнал Г(С) в виде 10 уменьшает состояние счетчика 9 от трех к одному.В результате проводятся операции, означающие переход на два сегмента ниже, и учитывается обстоятельство, что шаг квантования в (-2)-м сегменте в четыре раза меньше, чем в 1-м сегменте. Следует отметить, что при наличии сигнала Х блов 14 ключей не пропускает сигналы 0(С) для предотвращения одновременного попадания сигналов Ю(Т) и С(С) на входы счетчика 9. Такое может случиться только тогда, когда имеет место пе 3006 10 50 5 1 О 15 20 25 30 35 40 45 реход от четвертого сегмента в пр. ь. (строка 13, табл . 1), когда появл 1 е г-; ся сигнал 01(г.) = 1.Строки 6-11 (табл. 4)описывают случаи перехода через нуль входного аналогового сигнала и они соответству-, ют строкам 14-19 (табл. 1) истинности дешифратора 5. Существенным признаком данных случаев является наличие сигнала Н(с) = 1,означающего, что сигнал приращения А(С) больше числа, образуемого сигналами Я. Так как сигнал Я содержит только информацию о старшем разряде цифрового эквивалента входного сигнала (табл. 3), то для того, чтобы определить, больше ли цифра, отображенная сигналом А(Т), чем цифра, отображенная сигналом Я(С) вне сегмента (так как имеет место переход через границы сегмента), достаточно сравнить элементом 13 сравнения три старших разряда сигналов А 4(С)-Аб(Т) и Я 4(ь)-Я 6. Это позволяет отличить случаи, описанные в строках 9-13 в табл. 1 (вычитание при положительном сигнале и суммирование при отрицательном сигнале беэ перехода через нуль) от случаев перехода через нуль, описанных в строках 14-19 (табл. 1), и дает воэможность учесть комбинации номеров сегментов, между которыми меняется значение сигнала, с тем, чтобы правильно определить сигналы изменения знака 21(с) (от положительного сигнала к отрицательному) и 22(с) (обратно), а также сигналы М(С) и Х, управляющие операциями деления и перемножения сигналов блоком 16. Соответствующие сигналы 21(С) и 22(С) изменяют состояние триггера 10, выходной сигнал которого поступает на блок 2 задержки и дискретизатор 11. Генератор 12 импульсов вырабатывает тактовые импульсы с частотой дискретизации ИКМ, В результате дискретиэатором 11 считываются сигналы К(С), указывающие на номер сегмента, сигналы И(С), описывающие уровень сигнала внутри сегмента, и сигнал Б(й), указывающий знак ИКМ сигнала, что формирует выходной сигнал 1(г). Таким образом, расширен динамичес.кий диапазон передаваемых сигналовпри обеспечении заданного отношениясигнал-шум восстановленного сигнала.12 11 1533006Формула изобретения 45 50 55 1. Преобразователь дельта-модулированного сигнала в импульсно-кодовомодулированный сигнал, содержащий первый анализатор, вход которого объединен с информационным входом первого блока задержки и является информационным входом преобразователя, выходы первого анализатора сигнала соединены с информационными входами управляемого делителя, выходыкоторого подключены к первым информационным входам сумматора, выход первого блока задержки соединен с первым управляющим входом сумматора и первым входом первого дешифратора, первый, вторые, третьи, четвертый, пятый и шестые выходы которого подключены соответственно к первому, вторым и третьим управляющим входам блока преобразования кодов, первому и второму установочным входам триггера и первым управляющим ээходам счетчика импульсов, выходы которого соединены с входами второго анализатора сигнала и первыми входами дискретизатора, генератор импульсов, выход которого подключен к второму входу дискретизатора, первые выходы сумматора соединены с первыми информационными входами блока преобразования кодов, выходы которого подключены к третьим входам дискретизатора и первым информационным входам второго блока задержки, тактовый вход которого объединен с тактовыми входами первого блока задержки, первого анализатора сигнала, счетчика импульсов и триггера и является входом синхронизации преобразователя, первые выходы второго анализатора сигнала соединены с управляющими входами управляемого делителя, первый выход второго блока задержки подключен к второму входу первого дешифратора и второму управляющему входу сумматора, вторые выходы второго блока задержки соединены с вторыми информационными входами сумматора, второй и третьи выходы которого подключены соответственно к третьему и четвертым входам первого дешифратора, выход триггера подключен к второму информационному входу второго блока задержки и четвертому входу дискретизатора, выходы которого являются выходами преобразователя о т л и ч а ю щ и й с я тем, что с целью повьпиения точности 10 15 Ю 25 30 35 40 преобразования за счет расширения динамического диапазона преобразуемых сигналов, в преобразователь введены второй дешифратор, элемент ИЛИ, блок ключей и элемент сравнения, первые входы которого подключены к выходам управляемого делителя, пятые входы первого дешифратора подключены к выходам счетчика импульсов, информационные входы блока ключей и входы элемента ИЛИ подключены к третьим выходам соответственно сумматора и первого дешифратора, выход элемента ИЛИ соединен с управляющим входом блока ключей, выходы которого подключены к входам второго дешифратора, выходы которого соединены с вторыми управляющими входами счетчика импульсов, вторые выходы второго анализатора сигнала подключены к вторым информационным входам блока преобразования кодов и вторым входам элемента сравнения, выход которого соединен с шестым входом первого дешифратора, седьмой вход которого подключен к старшему разряду первых выходов сумматора.2. Преобразователь по п. 1, о тл и ч а ю щ и й с я тем, что блок преобразования кодов содержит преобразователь прямого кода в дополнительный, первую - и-ю группы (и - разрядность первых информационных входов блока) по и элементов И и (и+1) -ю - (2 п)-ю группы соответственно по (и)-1 элементов И, первые входы (д+1)-х элементов И (1 = 1,п, 3 = 1,п) 3-х групЪ объеди - иены с д-м входом преобразователя прямого кода в дополнительный и являются (-1)-м разрядом первых информационных входов блока, первые входы (-3+и+1)-х элементов И 3-х групп объединены и являются (- 1)-м разрядом вторых информационных входов блока, вторые входы первых элементов И первой - и-й групп объединены и являются первым управляющим входом блока, вторые входы 1-х элементов И Ь = 2, и) первой - п-й групп соответственно объединены и являются пер- вым - (и)-м разрядами вторых управляющих входов блока, первые входы всех элементов И 1-и группы 11пт 1, 2 и) объеливеяы и является (1-п)-м разрядом третьих управляющих входов блока, ш-й выход преобразователя прямого кода в дополнительный (ш = 1, и) соединен ; вторыми вхо-.(1-1)-м разрядом выходов блока. 13 1 дами ш-х элементов И (и+1)-Й- (2 п)-й групп, выходы всех элементов И э-й группы (=1,п) объединены Тебини11ноономо/с 1 о 1 Г ГЯ 2(С) Я (СЯО(сф(с) И 1(С) И 2(С) (Э(С) Я (С) иг(С)Ы (с) к(с) 01(с) 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 1 1 0 0 1 0 0 0 0 0 1 0 о о 0 0 01 0 1 0 О р и и е чн и : - ВРоне коеебинеоин Я000,е- кроне Я 1(с)Я 2(С)О. Таблица 2 О 3(е) 1)2(с) О 1(с) Ф0 0 О О 1 0 0 0 1 1 0 1 1 0 О 1 0 1 Таблица 3 Коэф. дел.