Декодирующее устройство

( АВТОРСКОМУ 1 Р ЕТЕЛ ЬСТВ й д 4 6 На фиг.я схема деиг. 2 - функвателя кодов ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЕ:1 ИЯПРИ ГКНТ СССР(57) Изобретение о 1 носится к автоматике ивычислительной технике и может быть исИзобретение относится к области автоматики и вычислительной техники и можетбыть использовано в устоайствах для обнаружения ошибок в быстродействующих накопителях с последовательным доступом.Устройство предназначено для реализации циклических кодов, задаваемыхобычным пояиномсм кода Эайра вида Р(х) = (х - 1) Р 1(х) или пелиномомвобобщенногокода вида Р (х) = (х - 1)П Рфх),=1где Р 1(х) и Р;(х) - неприводимые полиномыстепени В и В 1 соответственно, ) = 1, 2,Цель изобретения - расширение функциональных возможностей и области применения устройств за счет обеспечениявоэможности кодирования и декодированиякодов различной длины,представлена функциональкодирующего устройства; на циональная схема преобразос первым блоком коммутато 6 11 С 29/00, 13/ОО, 13/О пользовано в устроиствах для обнаружения ошибок в быстродействующих накопителях с последовательным доступом. Цель изобретения - расширение функциональных воэможностей и области применения устройства за счет обеспечения возможности кодирования и декодирования кодов различной длины. Декодирующее устройство содержит преобразователь кода, два блока обнаружения адреса ошибки, формирователь управляющего сигнала, три блока коммутаторов, три элемента И, счетчик, два триггера и элемент ИЛИ, 7 ил,ров; на фиг, 3 - функциональная схема блока обнаружения адреса ошибки с вторым блоком коммутаторор; на фиг, 4 - функциональ- а ная схема блока обнаружения адреса ошибки с третьим блоком коммутаторов; на фиг. 5 - функциональная схема одного из а коммутаторов первого блока коммутаторов; (, на фиг. 6 - функциональная схема одного из коммутаторов второго блока коммутаторов; на фиг. 7 - функциональная схема счетчика.Декодирующее устройство (фиг. 1) содержит преобразователь 1 кода, блоки 2 и 3 обнаружения адреса ошибки, формирова- Од тель 4 управляющего сигнала, первый - третий блоки 5-7 коммутаторов, первый третий элементы И 8-10, счетчик 11, первы 12 и второй 13 триггеры, элемент ИЛИ 1 Кроме того, показаны второй 15 и третий 1 выходы счетчика 11, первый - четвертые входы 17-20 устройства, первый - четвертые управляющие выходы 21-24 устройства и первые 25 и второй 26 информационные выходы устройства.Преобразователь 1 кода (фиг, 2) содержит триггеры 27-45, сумматоры 46-61 по модулю два, элемент И-ИЛИ 62,элементы И 63-65, триггер 66 режима, элемент НЕ 67, элемент ИЛИ 68, элемент ИЛИ-НЕ 69 и счет-, чик 70.Первый блок 5 коммутаторов (фиг. 2) содержит коммутаторы 71-74.Блок 2 обнаружения адреса ошибки (фиг. 3) содержит триггеры 75-84, сумматоры 85-90 по модулю два, элемент 91 сравнения, элемент НЕ 92, элемент И 93 и счетчик 94,Второй блок 6 коммутаторов (фиг. 3) содержит коммутаторы 95-98, элементы И 99 и 100.Блок 3 обнаружения адреса Ошибки (фиг, 4) содержит триггеры 101-108, сумматоры 109-112 по модулю два, элемент 113 сравнения, элемент НЕ 114, элемент И 115 и счетчик 116,Третий блок 7 коммутаторов (фиг. 4) содержит элементы И 117-120 и коммутаторы 121 и 122,Коммутатор первого блока 5 коммутаторов (фиг, 5) содержит дешифратор 123, элементы НЕ 124-127, элементы ИЛИ 128-132,Коммутатор второго блока б коммутаторов (фиг. 6) содержит дешифратор 133 и элементы НЕ 134-136.Счетчик 11 (фиг. 7) содержит элементы И 137 и 138, счетчики 139 и ",40, элементы ИЛИ 141 и 142, элементы НЕ 143 и 144.Блок 4 управления может быть выполнен на постоянном запоминающем устройстве (ПЗУ).Устройство работает следующим образом,Преобразователь 1 кода формирует контрольные разряды следующих кодов, задаваемых алгебраическими выражениями:Р ( ) ( 11+ 1) ( 5+ 2+ 1) ( 3+ + 1, Р 2(х) = (х + 1) (х + х + 1) (х + х + 1);Рз(х) = (х + 1) (х+ х 2+ 1),Кроме того, преобразователь кода при декодировании осуществляет деление принимаесой от накопителя информационной последовательности на (х + 1) или (х + 1).Блок 2 осуществляет прием и обработку принимаемой информационной последовательности по многочленам (х + х + 1) или (х +х+1),С помощью блоков 3 и 7 Осуществляются прием и обработка информационных последовательностей на основе многочленов (х 4+ х+1) или(х+ х+1).Перед началом работы устройства в любом режиме производится обнуление триггеров преобразователя 1 кодов, блоков 2, 3 обнаружения адреса ошибки, триггеров 12 и 13 по входу 18. При этом для счетчика 11 подача сигнала начальной установки означает разрешение параллельной загрузки. Одновременно путем подачи управляющих сигналов по входу 20 формирователь управляющих сигналов Осуществляют "настройку" устройства на реализацию одного из трех кодов Р 1, Р 2, Рз. Предполагают, чтонеобходимо реализовать устройство на основе кода, задаваемого Р 2. Длина этого кода и = к + г = 1155 оазрядов при г = 18 проверочных.Кодирование информации осуществляется преобразователем 1 кода. При этом из формирователя 4 считывается кодовая последовательность, которая определяет саму процедуру (кодирование-декодирование) и код числа информационных разрядов К который заносится в счетчик 139, и общей дли 1644223этом коммутаторы 121 и 122 выходы триггеров 103 и 107 верхнего (по схеме) и нижнего регистров соединены с сумматорами 109 и 111 соответственно, а также через элементы 117, 118 с сумматорами 110 и 112 соответственно, На элемент 113 сравнения поступают сигналы с выходов триггеров 101-103 и 105-107,55 При необходимости кодировать информацию с другого устройства и на основедругого кода необходимо предварительно 5"настроить" устройство на реализацию соответствующего кода, как описано. Настрока осуществляется за время срабатыванияблока 4 ПЗУ.Декодирование информации осущесталяется преобразователем 1 кода соместно сблоками 2 и 3 обнаружения адреса ошибки,В случае декодирования кода, задаваемогополиномом Р(х) =(х -1) Р 1(х), запрет подачисинхроимпульсов на блок 3, не участвующий в работе, осуществляется сигналом сформирователя 4, подаваемого на элементИ 115, Преобразователь 1 кода осуществляет деление принимаемой информации напервю составляющую полинома Р 2(х), т,е. 20на (х + 1), При этом путем подачи управляющих сигналов от блока на коммутаторы71-74 осуществляется следующая коммутация сигналов: коммутатор 72 пропускаетсигнал с выхода 11-го триггера, в результате 25чего образуется замкнутый регистр с обратной связью через элемент И-ИЛИ 62 и сумматор 46 по модулю даа, коммутатор 71сигнал обратной связи не пропускает, посколькудвучлен (х +1) промежуточных степеней не содержит; коммутатор 73пропускает сигнал обратной связи с выходов (1-6)-го триггеров; через коммутатор 74выходы триггеров с 7-го по 11-й подаются наэлемент ИЛИ-НЕ 69. 35Блок 2 обнаружения адреса ошибки одновременно с преобразователем 1 кодапреобразует информацию (входную) на основе многочлена х + х+ 1, При этом коммутаторы 97 и 98 пропускают информацию с 40выходов триггеров 78 и 83, которая поступает на коммутаторы 95 и 96. Последние замыкают обратную связь верхнего и нижнегорегистров на сумматооах 86 и 89 по модулюдва соответственно, что позволяет получить 45первую степень х а многочлене х + х+ 1.Элементы И 99 и 100 не пропускают сигналов с выходов триггеров 79 и 84 на элемент91 сравнения,50Блок 3. обнаружения адреса ошибкипреобразует информацию, поступающуюна вход, одновременно с преобзоазователем1 кода на основе многочлена х + х+ 1. При На этапе деления информационного многочлена, поступающего на декодирующее устройство, на составляющие порождающего полинома Р 2 в блоках 1-3 формируются остатки от деления. Если ошибки а информационном многочлене, поступившим на декодирующее устройство, нет, то после приема всех 1155 его разрядов элемент ИЛИ-НЕ 69 фиксирует нули, а элементы 91 и 113 сравнения фиксируют совпадение содержимых верхних и нижних (по схеме) регистров в блоках 2 и 3. Инверсии этих сигналов поступают на элемент И 8, который формирует сигнал "Ошибки нет", который запоминается в триггере 12, На этом работа устройства по декодированию принятого (сигнала) информационного много- члена заканчивается,ФЕсли принят информациойный много- член, содержащий ошибку, то после прохождения всех его 1155 разрядов через блоки 1-3 содержимое триггеров 33-37 преобразователе 1 отлично от нуля и имеет место несовпадение содержимого верхних (по схеме) и нижних регистров в блоках 2 и 3. Сигналы элемента ИЛИ-НЕ 69 и элементов 91, 113 сравнения анализируются только после прохождения всех 1155 разрядов, что обеспечивается сигналом с второго выхода 15 счетчика 11.Если на декодирующее устройство для обработки поступает информационный многочлен, содержимый некорректируемую ошибку(после приема и разрядов естьсравнение в одном из элементов 91, 113 сравнения или элемент ИЛИ-НЕ 69 зафиксировал нули, а а двух указанных элементах нет сравнения), а триггер 113 поступает сигнал некорректируемой ошибки и работа устройства заканчивается,Если на декодирующее устройство для обработки поступает информационный многочлен, содержащий корректируемую ошибку(нет сравнения в элементах 91 и 113 и элемент ИЛИ-НЕ 69 не зафиксировал нуля), то после прохождения 1155 разрядов через блоки 1-3 содержимое блоков продолжает сдвигаться, Сдвиг информации продолжается до тех пор, пока в пяти последних триггерах 33-37 11-ти разрядного регистра элементом ИЛИ-НЕ 69 не зафиксированы нули, что в силу известных свойств двучлена (х + 1) определяет момент расположения, в шести первых триггерах 27-32 пакета ошибки. С этого момента сдвиг информации в преобразователе 1 прекращается через элементы НЕ 67 и И 65. Одновременно прекращается сдвиг информации и в верхних (по схеме) регистрах блоков 2 и 3, 164422310 С момента обнаружения корректируемой ошибки начинается подсчет синхроимпульсов в счетчике 70 преобразователя 1, счетчике 94 блока 2 и счетчике 116 блока 3. Накопление синхроимпульсов в счетчике 70, .продолжается до момента выработки элементом ИЛИ-НЕ 69 сигнала совпадения с нулем. Зафиксированный в счетчике 70 код представляет собой остаток от деления номера ошибочного разряда в информационном многочлене на 11.Сдвиг содержимого нижних по схеме) регистров блоков 2 и 3 и накопление сынкросигналов в счетчиках 94 и 116 продолжается до тех пор, пока элементами 91 и 113 сравнения соответственно не обнаружены совпадения содержлмых верхних и нижних регистров. Сигнал совпадения с элемента 91 через элементы НЕ 92 и И 93 запрещаст прохождение синхросигналов на нижний регистр блока 2 и на счетчик 94. Содержимое последнего связано с номером ошибочного разряда следующим соотношением: 1 = г р 1 по модулю 1=2 -1 = 15,4Аналогичное преобразование информации происходит и в блоке 3. Содержимое счетчика 116 после его остановки определяет= гр 2 по модулю 12= 2 - 1 = 7.Три полученных остатка определяют номер ошибочного разряда в принятом информационном многочлене из 1155 разрядов, что приводит к возможности начать коррекцию. Устройство не предусмотрено для коррекции информации, но входит составнол частью в друое устройство, которое может произвести коррекцию информации,Таким образом, декодирующее устройство позволяет обнаруживать пакетные ошибки различной разрядности 5-7 бит) в информационных многочленах длиной 279, 1155 и 2387 бит, что расширяет область его применения, а также позволяет производить кодирование информации.Формула изобретен ия Декодирующее устройство, содержащее преобразователь кодов, первый выход которого соединен с первыми входами блоков обнаружения адреса ошибки, первые и вторые выходы которых соединены с соответствующими первыми входами соответственно первого и второго элементов И, выход первого элемента И соединен с первь 1 м входом первого триггера, третий элемент И, вторые входы блоков обнаружения адреса ошибки и первый вход преобразователя кодов объединены, третьл входы блоков обнаружения адреса ошибки объединены, второй и третий выходы поеобразователя кодов соединены с вторыми входами соответственно первого и второго элементов И,второй вход преобразователя кодов и четвертые входы блоков обнаружения адреса ошибки обьединены и являются первым входом устройства, третий вход преобразователя кодов, второй вход первого триггера, первые входы счетчика и второго триггера и пятые входы блоков обнаружения адреса ошибки объединены и являются вторым входом устройства, четвертый вход преобразователя кодов и шестые входы блоков обнаружения адреса ошибки объединены и являются третьим входом устройства, выходы первого и второго триггеров являются первым и вторым управляющими выходами устройства соответственно, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей и области применения устройства за счет обеспеченля возможности кодирования и декодирования кодов различной длины, в него введены формирователь управляющего сигнала, блоки коммутаторов и элемент ИЛИ, выход которого соединен с первым входом третьего элемента И, выход которого соединен с вторым входом второго триггера, первый и второй входы элемента ИЛИ подключены к второму выходу преобразователя кодов и к первым выходам соответствующих блоков обнаружения адреса ошибки соответственно, выходы формирователя управляющего сигнала соединены с соответствующими первь;ми входами блоков коммутаторов и соответствующими вторыми входами счетчика, первые выходы первого блока коммутаторов соединены с соответствующими пятыми входами преобразователя кодов, четвертые выходы которого соединены с соответствующими вторыми входами первого блока коммутаторов, второй выход которого соединен с седьмь 1 ми входами блоков обнаружения адреса ошибки, третьи выходы которых соединены с соответсвующи ми вторыми входами соответствующих вторых блоков коммутаторов, выходы которых соединены с соответствующими восьмь 1 ми входами соответствующих блоков обнаружения адреса ошибки, первый вход преобразователя кодов подключен к одноименному выходу счетчика, второй выход которого соединен с вторым входом третьего элемента И и с третьими входа. з блоков обнаружения адреса ошибки и первого элемента И, третий вход счетчика объсдинен с шестыми входами блоков обнаружения адреса ошибки, третий вход второго элемента И подключен к выходу первого триггера, третий выход счетчика соединен с шестым входом преобразователя кодов, пятый и шестой выходы которого являются первыми и вторыми информацион 1 б 44223ными выходами устройства соответственно, входы формирователя управляющего сигнала и выход второго элемента И являются четвертыми входами и третьим управляющим выходом устройства соответственно,седьмые выходы преобразователя кодов и четвертые выходы блоков обнаружения адреса ошибки являются соответствующими четвертыми управляющими выходами уст ройства.1644223 ЭЗаказ 1244 Тираж ЗББ ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР11303 Б, Москва, Ж-ЗБ,. Раушская наб., 4/Б изводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 Составиэктор Н. Бобкова Техред М С. Берестевич гентал Корректор М. Демчик