Оперативное запоминающее устройство

" "Жгла К АВТОРСК слительовано в быстро- основаСОЮЗ СОВЕТСКИХсОцИАлистическихРЕСПУБЛИК ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР НИЕ ИЗОБРЕМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССЬЬ 972593, кл. 6 11 С 15/00, 1981.Авторское свидетельство СССЬВ 1264240, кл. 6 11 С 11/00, 1985.(57) Изобретение относится к вцчиной технике и может быть использспециализированных вычислителяхго преобразования Фурье (БПФ) по емах переработки етениз - повцшеайства. Оперативройство содержит деленный на стар- регистр 4 входных ования адреса, адммутаторы 7 вход, коммутаторы 9 стр 10 выходных регистр 11, разде- младшую 13 части, 15 формирования конвейерный ре- . 1 з.п.ф-лц, 3 ил ниа два, а также в сист информации. Цель изобр ние быстродействия устр ное запоминающее уст адресный регистр 1, раз шую 2 и младшую 3 части данных, блоки 5 преобраз реснце коммутаторы 6, ко ных данных, накопители выходных данных, реги данных, второй адресный ленный на старшую 12 и триггер 14 режима, блок управляющих сигналов, гистр 16, элементы И 17 1 табл,Изобретение относится к вычислительной технике и может быть использовано вспециализированных вычислителях быстрого преобразования Фурье (БПФ) по основанию два, а также в системах переработки.информации.Цель изобретения - повышение быстродействия устройства.На фиг. 1 приведено оперативное запоминающее устройство; на фиг. 2 - блок преобразования адреса; на фиг. 3 - блокформирования управляющих сигналов.При построении вычислителя БПФ пооснованию два наибольшие трудности вызывает создание быстродействующей системы памяти. При этом традиционноерасслоение памяти на число страниц, равное степени двух, позволяющее быстро декодировать адреса, не обеспечиваетбесконфликтного доступа по нескольким (вчастности, двум) адресам при выполненииалгоритма БПФ по основанию два.При выполнении элементарной операции БПФ "Бабочки" необходимо производить считывание иэ оперативногозапоминающего устройства, а затем записьдвух комплексных операндов, адреса которых отличаются на степень двухА 1 = А + 2,где А - адрес первого операнда;А 1 - адрес второго операнда;1(= О, 1, 2,1 оц 2 И;И - число точек преобразования.Если разделить два указанных адресана нечетное число, то полученные остатки.не будут равны между собой:А М (А+ 2 ) (аоб М); М = 3, 5, 7,так как 2 ФО(вод М).Таким образом, если всю память разбить на нечетное число накопителей, скажем на 3, а при расшифровке адресов номернакопителя определять как остаток от деления каждого адреса на 3, то никогда не произойдет обращения к одному и тому женакопителю при выполнении элементарнойоперации БПФ.Адрес внутри накопителя можно определить как частное от деления адресов операндов на 3, Учитывая, однако, тот факт, чтомикросхемы полупроводниковой памятиимеют обьем, равный степени двух, адресвнутри накопителя можно вычислять, отбрасывая один младший разряд логического адреса. При этом обьем накопителя будетиспользоваться не полностью.Размещение массива иэ 16 (20 в) элементов приведено в таблице.Вычисление остатка от деления на 3можно выполнить на основе постоянных запоминающих устройств (ПЗУ). Увеличение 15 20 25 30 35 40 45 50 55 времени обращения к ОЗУ из-за задержек, вносимых схемами дешифрации адресов и коммутаторами, можно компенсировать введением конвейерного регистра, При этом в стадии обработки могут находиться две пары адресов. Оперативное запоминающее устройство (фиг. 1) содержит адресный регистр 1, разделенный на старшую 2 и младшую 3 части, регистр 4 входных данных, два блока 5 преобразования адреса, три адресных коммутатора 6, три коммутатора 7 входных данных, три накопителя 8, два коммутатора 9 выходных данных, регистр 10 выходных данных, второй адресный регистр 11, разделенный на стаошую 12 и младшую 13 части, триггер 14 режима, блок 15 формирования управляющих сигналов, конвейерный регистр 16, три элемента И 17,Блок 5 преобразования адреса (фиг. 2) содержит два блока 18 постоянной памяти, два коммутатора 19, блоки 20 резисторов.Блок 15 формирования управляющих сигналов(фиг, 3) содержит инверторы 21-24, элементы И 25-30, элементы ИЛИ 31-33,Оперативное запоминающее устройство работает следующим образом.На адресные входы устройства поступают два адреса, соответствующие адресам операндов элементарной операции БПФ. Зти адреса в соответствии с алгоритмом быстрого преобразования Фурье отличаются на величину, равную степени двух,Процесс обращения к предлагаемому запоминающему устройству выполняется за три шага,На первом шаге адреса, признак запись-чтение, входные данные (если выполняется цикл записи) фиксируются на адресных регистрах 1 и 11, триггерах 14 режима и регистрах 4 входных данных соответственно,На вторгм шаге адреса с первого 1 и второго 11 адресных регистров поступают на первый и второй блоки 5 преобразования адреса(фиг. 2) соответственно. Блоки 5 преобразования адреса определяют номер накопителя 8, в котором находится адресуемый элемент, В соответствии с изложенным выше, при выполнении элементарной операции БПФ по основанию два номера накопителей 8, определенные первым и вторым блоками 5 преобразования адреса, никогда не совпадают,С выходов блоков 5 преобразования адреса номера выбранных накопителей 8 по- ступа.от на соответствующие входы конвейерного регистра 16 и на входы блока 15 формирования управляющих сигналов (фиг, 3).Блок 15 формирования управляющих сигналов вырабатывает признаки "Выборка накопителя", поступающие на соответствующие входы конвейерного регистра 16, и сигналы управления адресными коммутаторами 6 и коммутаторами 7 входных данных.Таким образом, осуществляется коммутация входных адресов и данных к соответствующим входам конвейерного регистра 16. По сигналу синхронизации на конвейерном регистре 16 фиксируются номеравыбранных накопителей 8, признаки выборки накопителей 8, скоммутированные адреса и данные, признак "Режим". При этом блоки 1, 4, 5, 6, 7, 11, 14 и 15 освобождаются для обработки последующих адресов и данных.На третьем шаге происходит обращение к накопителям 8 и коммутация считанных данных (если выполняется цикл чтения) с помощью коммутаторов 9 выходных данных, причем номер подключенного входа определяется номером выбранного накопителя, определенном на предыдущем шаге соответствующим блоком 5 преобразования адреса. Выходные данные фиксируются в регистре 10 выходных данных,Логические адреса соответствуют физическим номер выбранного накопителя и адрес накопителя) для массива объемом 16 элементов (таблица).Формула изобретения 1, Оперативное запоминающее устройство, содержащее первый, второй и третий накопители, выходы которых соединены с соответствующими информационными входами первого и второго коммутаторов выходных данных, первый адресный регистр, информационные входы которого являются адресными входами первой группы устройства, выходы первого адресного регистра соединеныс входами первого блока преобразования адреса, выходы первой группы первого адресного регистра соединены с соответствующими информационными входами первого, второго и третьего коммутаторов адреса, первый и второй регистры входных данных, информационные входы которых являются первым и вторым информационными входами устройства, выходыпервого и второго регистров входных данных соединены с соответствующими информационными входами первого, второго и третьего коммутаторов входных данных, выходы первого и второго коммутаторов выходных данных соединены с соответствующими информационными входами регистра выходныхданных, выходы которого являются информационными выходами устройства, второй блок преобразования адреса, о тличающееся тем,что, сцельюповыше 5 10 группы второго адресного регистра соединены с соответствующими информационными входами первого, второго и третьего адресных коммутаторов, информационный вход триггера режима является входом задания режима устройства, выход триггера режима соединен с соответствующим информационным входом конвейерного регистра, входы блока формирования управляющих сигналов соединены с соответствующими выходами первого и второго блоков преобразования адреса, выходы второй группы блока формирования управляющих сигналов соединены с соответствующими управляющими входами первого, второго и третьего коммутаторов входных данных и первого, второго и третьего адресных коммутаторов, информационные входы конвейерного регистра соединены с соответствующими выходами первого блока преобразования адреса, с выходами первой группы блока формирования управляющих сигналов, с выходами первого, второго и третьего адресных коммутаторов, с выходами первого, второго и третьего коммутаторов входных данных, с выходами второго блока преобразования адреса, с выходом триггера режима, выходы конвейерного регистра соединены с управляющими входами первого и второго коммутаторов выходных данных, с первыми входами первого, второго и третьего элементов И, с адресными и информационными входами первого, второго и третьего накопителей, с входами задания режима первого, второго и третьего накопителей, выходы первого, второго и третьего элементов И соединены соответственно с входами обращения первого, второго и третьего накопителей, вторые входы первого, второго и третьего элементов И объединены и являются вторым входом синхронизации устройства, входы синхронизации первого и второго адресных региСтров, первого и второго регистров данных, триггера режима, конвейерного регистра, регистра выходных данных объединены и являются первым входом синхронизации устройства.2, Устройство по и. 1, о т л и ч а ю щ е ес я тем, что блок преобразования адреса 15 20 25 30 35 40 45 50 55 ния быстродействия устройства, в него введены второй адресный регистр, триггер режима, блок формирования - управляющих сигналов, конвейерный регистр, первый, второй и третий элементы И, информационные входы второго адресного регистра являются адресными входами второй группы устройства, выходы второго адресного регистра соединены с выходами второго блока преобразования адреса, выходы первойАО Мт яг к.7 р содержит первый и второй блоки постоянной памяти, первый и второй коммутаторы, адресные входы первого и второго блоков постоянной памяти обьединены и являются адресными, входами первой группы блока преобразования адреса, вцходы первого и второго блоков постоянной памяти соединены с информационными входами соответственно первого и второго коммутаторов, управляющие входы первого и второго коммутаторов обьединены и являются адресными входами второй группы блока 5 преобразования адреса, выходы первого ивторого коммутаторов являются информационными выходами блока преобразования адреса.1644224 Составитель Ю. Сычевактор Н. Тупица Техред М,Моргентал Корре Обручар Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина Заказ 1244 Тираж 350 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб., 4/5