Устройство для считывания кодов аналоговых сигналов

.,Ж 170587 А 1 17 0 1)5 0 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ о-исследоват ьКО ию ше- ко- ная вых тый на(71) Центральный научский институт связи(54) УСТРОЙСТВО ДЛЯДОВ АНАЛОГОВЫХ СИ(57) Изобретение относинформации, Цель изобние погрешности резульдов аналоговых сигнпоследовательность с иимпульсов поступает наделитель 7 частоты, в ьство СССР7/00, 1983ьство СССР7/00, 1983.СЧИТЫВАНИЯГНАЛ ОВится к накоплеретения - уменьтата считыванияалов, Импульссточника 4 тактомногоступенчаоздействующий блок 1 оперативной памяти, на блок 3 запоминания кодов аналоговых сигналов на мультиплексор 2, на блок 11 запоминания управляющих сигналов, на формировагель 10 задержанных фазирующих импульсов и на формирователь 5 импульсов тока. В соответствии с кодом адресов считывания. поступающим из многоступенчатого делителя 1 частоты, информация из блока 3 запоминания кодов аналоговых сигналов вводится в блок 1 оперативной памяти, воздействующий на мультиплексор 2, на который воздействует также делитель 8 на полино восьмой степени. Мультиплексор 2 воздействует на скремблер 9, в котором в соответствии с управляющим сигналом блока 11 запоминания управляющих сигналов код аналогового сигнала либо скремблируется, ф либо без изменения пропускается на выходную шину 6, 1 ил,Изобретение относится к накопленио информацил, а именно к устройствам для считывания кодов аналоговых сигналов, и может найти применсние на цифроной телефонной сети.Известно устройство для считывания кодов аналоговых сигналов, содержащее блок запоминания кодов аналоговых сигналов, включенный между источником тактовых импульсов и выходной шиной.Недостаток известного устройства для считывания кодов аналоговых сигналов состоит в значительной сложности управления процессом считы вяни Кодов аналоговых сигналов.Известно также устройство для сч пыВдния кОдОР. аналоговых сигналон, содержащее блок оперативной памяти, подключенный выходом к информационному входу мультиплексора, блок запоминания кодов аналоговых сигналов, исго сник тактовых импульсов, формирователь лмпульсов тока и выходную шину. Устройство позволяет Обеспечить относительную простоту управления процегсом считывания аналоговых сигналов,Недостаток устройства для считынанич кодов аналоговых снтгнвлон состоит в зна ги тельной погрегвноси результата счгпынания кодов аналоговых синалон.Целью 1 эобретения является уменьшениее погрешности результата считывания кодов аналоговых сигналов.С этой целью В устройство для считывания кодов аналоговых слгналов, содержащее блок оперативной памяти, подключенныл выходом к информационному входу мультиплсксора, блок запоминания кодов аналоговых сигналов, источни тактовых импульсов, формирователь импульсов тока и выходную шину, введ. - :нь, многоступенчагый делитель частоты, подсоединенный тактовым входом к выходу источника тактовых импульсов и соединенный выходом разрешения. Выходами аресав записи и выходами адресов считыв иия со ответственно с упранллющим входом мультиплексора, с входом адресов з-писи блока Оперативной памяти и входами адресов считывания блока запоминания кодов аналоговых си; налов, подключенного выходом к информационному н коду блока оперативной памяти, делитель на полинам восьмой степени, включенный между ныхсдом и другими информационными вв рами мультиплексора, скремблер, подключенный выходом к выходной шине, формирователь задер:канных фазирующиу импульсон, подсоединенный первым установочным входом К ВтоРОМУ ВЫХОД ИСтОЧНИКВ ГВКТОВЫХ ИМ 5 10 15 20 30 35 40 45 50 55 пульсов, и блок запоминания управляющих сигналов, причем скремблер подсоединен информационным входом к выходу мультиплексора и соединен управляющим входом с вьходом блока запоминания управляющих сигналов, подключенного другими выходами к входам считывания блока оперативной памяти и подсоединенного входами здресов считынания к другим выходам адресов считывания многоступенчатого делителя частоты, который соединен фазирующим входом с выходом Формирователя задержанных фазирующих импульсов и подключен выходом сигнала привязки и управляющим выходом соотнегственно к второму установочному входу формлрователя задержанных фазирующих импульсов и входу форл 1 иронателя импуль:ов тока, соединенного Выходом с входом питания блока запоминания кодов аналоговых сигналов.На чертеже изображен один из возможных вариантон предложенногэ устройства для считывания кодов аналоговых сигналов.Устройство содержит блок 1 оперативной памяти, подклоченный выходом к информационному входу мультиплексора 2, блок 3 запоминания кодов а алоговых сигналон гсточник 4 тактовых импульсон, формирона 1 ель 5 импульсон тока и выходную ьчину 6, При этом блок 3 запоминания кодов аналого;ь х сигналов представляет собой блок постоянной памяти, выполненный в ниде блока статической памяти, на котором ных;иганием предварительно записывают коды сигналов взаимодействия цифровой телефоннои гети и акустических сигналов, например сигнала "Занято", "Ответ станць и", "Предупредительный сигнал об оконании разговора" и т,д,Устройство содержит также мно оступенчатый делитель У частоты, подсоединенный тактовым входом к первому выходу исго яника 4 тактовых импульсов и соединенный выкодом разрешения, выходами адресов записи и выходами адресов счит. ьания соответственно с управляющим входом мультигглексора 2, с входами адресов запи-,и блока 1 оперативной памяти и вхорами адресов считывания блока 3 запоминания кодов аналоговых сигналов, делитель 8 на пслином восьмой степени, скрембер 9, форл ироаа-ель 10 задержанных фазирующих илпульсов и блок 11 запоминания управляощих сигналов. Выход блока 3 запоминания кодов аналоговых сигчалаа подключен к инфоомационному входу блока , оперативной памяти. Делитель 8 на полином восьмой степени включен между выходом и доугими информационными вых Дами мультиплексора . Скремблер 9 под1705872 из блока 3 запоминания кодов аналоговых сигналов записанная в нем информация вводится в блок 1 оперативной памяти. Информация считывае гся иэ блока 3 эапомина ния кодов аналоговых сигналов впараллельном виде синхронно импульсной последовательности, имеющей скорость передачи 512 кбит/с. При этом в байте считанной информации содержится по четыре бита 10 двух смежных сигналов, записанных предварительно в элементах памяти блока 3 запоминания кодов аналоговых сигналов.Информация, поступающая из блока 3 запоминания кодов аналоговых сигналов, эано сится в блок 1 оперативной памяти всоответствии с параллельным кодом адресов записи. подаваемым на его входы адресов записи с многоступенчатого делителя 7 частоты. Вывод инфорглации из блока 1 опе ративной памяти осуществляется в соответстсии с параллельным кодом адресов считывания, подаваемым на его входы адресов считывания иэ блока 11 запоминания управляющих сигналов. При этом парал лельный код адресов считывания выводитсяиэ блока 11 запоминания управляющих сигналов по параллельному коду адресов считывания. подаваемому на него с многоступенчатого делителя 7 частоты, Ин формация из блока 1 оперативной памятивыводится на мультиплексор 2, нз который также поступает информация с дели 1 еля 8 на полиноч восьг 1 оГ степни. При этом мультиплексор 2 воздействует на делитель 35 8 на полином восьмостепени и на информационный гход скре Ж;,ерз 1.На информационь:.1 вход скремблера свыхода м;льтиплексооа 2 в соответ;твии с сигналом разрешения, пос упающим с мно госупенчатого дели еля 7 частоты, подается либо информация с блока 1 оперативной пал яти, либо ин формация с делителя 8 на полином восьмсй степени, При этом информация делителя 8 на полином восьмой сте пени представляет собой остаток отделения информационного сигнала на полином восьмой степени, В зависимости от управляющего сигнала иэ блока 11 запоминания управляющих сигналов поступающий 50 на информационный вход скремблера 9 сигнал либо скремблируется, либо проходит без изменения на выходную шину 6,кл:очен выходом к выходной шине 6, а формирователь 10 задержанных фазирующих импульсов подсоединен первым установочным входом к второму выходу источника 4 тактовых импульсовВ утрпйстве скремблер 9 подсоединен информационным входом к выходу мультипле".сора 2 и соединен управляющим входом с выходом блока 11 запоминания управляющих сигналов, Блок 11 запоминания управляющих сигналов подключен другими выхо,гами к входам считывания блока 1 оперативной памяти и подсоединен входами адресов считывания к другим выходам адресов считывания многоступенчатого делителя 7 частоты, Многоступенчатый делитель 7 астоты соединен фаэирующим входом с выходом формирователя 10 задержанных фазирующих импульсов и подключен выходом сигнала привязки и управляющим выходом соответственно к второму установочному входу формирователя 10 задержэнных фазиоующих импульсов и входу формирователя 5 импульсов тока, При этом выход формирователя 5 импульсов тока соединен с входом питания блока 3 запоминания кода аналоговых сигналов,Работа предложенного устройства для с итл:. н ля одов аналоговых сигналов происходит следующим образомС первого выла;а источника 4 тактовых импульсов на такговый вход многоступенчатоо дели еля 7 частоты посгупает импульсна последовательность имеющая скорос", передачи,.048 кбит/с. С второго выховасточника 4 тактовых импульсов импульсная последовательность поступает на первый устаноеочн й вход фсрмирователя 10 задержанных фазирующих импульсоо, на второй установочный вход которогс воздейс"зует много:гупенчатый делитель 7 частоты. Фарг. ирователь 10 задержанных фазирующих импульсов обеспечивает увеличение быстродействия многоступенчатого делителя 7 частоты за счет привязки его циклического сигнала со строго нормированной задержкой к фронтам импульсов, поступающих на первый установочный вход.Многоступенчатый делитель 7 частоты формирует управляющие импульсы, по которым формирователь 5 импульсов тока вырабатывает короткие импульсы тока, поступающие на вход питания блока 3 запоминания кодов аналоговых сигналов. Кроме 5 того, с многоступенчатого делителя 7 частоты на входы адресов считывания блока 3 запоминания кодов аналоговых сигналов поступает код адресов считывания. В соответствии с этим кодом адресов считывания Формула изобретения 5 Устройство для считывания кодов аналоговых сигналов, содержащее блок оперативной памяти, подключенный выходом к информационному входу мультиплексора, блок запоминания кодов аналоговых сигналов, источник тактовых импульсов, форми1705872 Составитель В. ИвановТехред М.Моргентал Корректор Т, ПалиЯ Редактор О. Спесивых Заказ 196 Тирэж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж-ЗБ, Раушскэя нэб 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гэгаринэ, 101 рователь импульсов тока и выходную шину, о т л и ч а ю щ е е с я тем, что, с целью уменьшения погрешности результэтэ считывания кодов эналоговых сигналов, в него введены многоступенчатый делитель частоты, подсоединенный тактовым входом к первому выходу источника тактовых импульсов и соединенный выходом разрешения, выходэми адресов записи и выходами адресов считыввния соответственно с управляющим входом мультиплексора, с входами адресов записи блока оперативной памяти и с входэми адресов считывания блека запоминания кодов аналоговых сигналов, подключенного выходом к информэционному входу блока оперативной памяти, делитель нэ полином восьмой степени, включенный между выходом и другими информационными входэми мультиплексора, скремблер, подключенный выходом к выходной шине, формирователь задержанных фэзирующих импульсов, подсоединенный входом установки единицы к второму выходу источника тактовых импульсов, и блок зэпоминэния управляющих сигналов, причем скремблер подсоединен информэцион ным входом к выходу мультиплексора исоединен управляющим входом с первым входом блока запоминания управляющих сигналов, соединенного другими выходами с входами считывания блока оперативной 10 памяти и подсоединенного входами адресов считывания к другим выходам адресов считывания многоступенчэтого делителя частоты, который подсоединен фазирующим входом к выходу формирователя задержан ных фээирующих импульсов и соединен выходом сигнала привязки и управляющим выходом соответственно с входом установки единицы формирователя задержки фэзирующих импульсов и с входом 20 формирователя ивВульсов тока, соединенного выходом с входом питания блока эапоминация кодов аналоговых сигналов.