Электронная вычислительная машина с прямым доступом в память

(19) ОПИСА РЕТ ЕТЕЛЬС ТОР СКОМУ л. Р 46В.И.Потапенрование микро Мир, 1980,к вычисли быть испольработки инввода ние относитс ержд хнике истем хе гельнои нные, окиров быст лин ию упа пря повышен спечени ал о за сч родеиствможно сти мого дос прях слов есколь едачи за в памят ЭВМ в память1, контро ения памя оступо ый бло 3 упра с прямым операцио ПДП, блок де ржлер ГОСУДАРСТ 8 ЕННЫЙ НОМИТЕТПОИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(57) Изобретениео ВЫЧИСЛИТЕЛЬНАЯ МАШИПОМ В ПАМЯТЬотносится к вычислизовано в с ах дляформации.Пель изобретения информации.На фиг. 1 приведена структурная .схема электронной вычислительной машины (ЭВМ); на фиг. 2 - структурная схема блока управления памятью; на фиг. 3 - структурная схема контроллера прямого доступа к памяти (ПДП); на фиг. 4 - структурная схема блока памяти; на фиг. 5 - структурная схем операционного блока; на фиг, 6 - вре менные диаг,раммы работы контроллера 504 С 06 Р 15 00 15 2тельной технике и может быть использовано в системах для обработки информации. Пель изобретения - повышение быстродействия за счет возможности передачи за один цикл прямого доступа в память нескольких слов ин- формации. Электронная вычислительная машина с прямым доступом в память содержит операционный блок, контроллер прямого доступа в память, М блоков управления памятью, где М - количество слов, передаваемых за один цикл прямого доступа в память , М блоков памяти, блок ввода-вывода. 6 ил. ью, блоки 4 памяти, блокода, линию б сигнала подтыбора (ПВ), шину 7 "Адресинию 8 сигнала требования сиги а подтверждения блокировки (прямого доступа - ППД), группу 10 входных линий сигналов ( Эапусксигнал запуска передачи; Г ц - такто- вая частота; Код- код операции), линию 11 сигнала окончания передачи (ОТВ), шину 12 "Данные от ВУ", шину 13 "Адрес от ВУ", шину 14 "Данные", линию 15 сигнала "Ввод", шину .16 "Адрес", линию 17 сигнала идентиЪикации помехи (" Выборка" ), линию 18 сигнала признака обращения к памяти (СИА) и линию 19 сигнала "Вывод".Блок управления памятью (Фиг. 2) включает вход 20 номера секции памяти, регистр 21 номера секции, регистр 22 адреса ячейки памяти, элемент НЕ 23, схему 24 сравнения, элемент И 25,40 6ки в "1" триггера 55, при этом на входе установки в О триггера - пас" сивный (низкий) уровень сигнала. Триггер 55 устанавливается в единичное состояние, при этом с выхода триггера снимается сигнал высокого уровня (ППД), подаваемый из блокав контроллер 2 1 ЩП по цепи 9.Контроллер в ответ на сигнал ППД формирует сигнал низкого уровня по цепи 6 ПВ, удерживая процессор в сос-. тоянии ожидания и осуществляя выборку блоков памяти, При снятии сигнала низкого уровня по цепи 8 ТПД триггер 55 устанавливается в состояние "0". Затем контроллер устанавливает пассивный уровень в цепи 6 ПВ, обеспечивая подключение блока 1 к шине 7 и возврат его в программный режим обмена.Блок 3 обеспечивает формирование сигнала 17 выборки, а также коммутацию потока данных с шины 14 на шину 7 или шину 2 "Данные" блока 5, Блок работает следующим образом, В программном режиме работы при отсутствии активного (низкого) уровня сигнала на цепи 5 (" Ввод" ) на выходе элемента НЕ 23 формируется уровень"0", обеспечивающий на выходе элемента И 25 низкий уровень, подаваемый на первые входы шинных формирователей 30 и 31, обеспе:.вающих при этом коммутацию информации с шины 7 или 12 на шину 14. При этом, поступая по цепи 6, высокий уровень сигнала, проходя через элемент НЕ 27, обеспечивает выборку шинного формирователя 30, а сигнал высокого уровня с выхода элемента НЕ 28 - блокировку по второму входу шинного формирователя 3. Информация при этом с шины 7 поступает на шику 14.В адресной части канального цикла обмена при появлении сигнала низкого уровня по цепи 18 обеспечивается загрузка кода адреса с шины 7 в регистры 21 и 22. В регистр 21 записывается код адреса выбранного блока памяти, а в регистр 22 - код, определяющий физический адрес выбранной ячейки.С выхода регистра 21 код адреса секции блока памяти) поступает,на первые входы схемы 24 сравнения, а на вторые входы с шины 20 подается код номера секции памяти. Каждому блоку управления прсваивается свой код номера секции памяти, подаваемый 15292та магистрали 7 контроллер 2 ПДП,обеспечивает перйдачу по ней адресной информации, поступающей по шине13 от блока 5, а также передачу сигналов "Ввод" и "Вывод" по линиям 15и 19. Данные от (к) блока 5 передаются одновременно по всем шинам 12 через блоки 3 от (к) блокам 4 памяти,обеспечивая необходимую разрядностьинформационного слова, превышающуюпри этом разрядность слова процессора. Чтение или запись данных из (в)ОЗУ 54 происходит за время длительности сигналов Ввод или ВыводБлок 5 ввода-вывода при необходимости обмена данными вырабатываетсигнал требования прямого доступа кпамяти (ТПД), который поступает полинии 8 в блок 1. После завершения 20текущего цикла обмена по линии 7 блок1 вырабатывает сигнал предоставленияпрямого доступа к памяти (ППД), по -ступающий по линии 9 в контроллер 2ПДП. Контроллер 2 ПДП в ответ вырабатывает сигнал подтверждения (ЛВ) пллинии 6, блокируя блок 1,После поступления сигнала "Запуск"по линии 47 шины 10 от блока 5 контроллер выполняет требуемые циклы передачи данных аналогично описаннымоперациям Ввод и "Вывод"за исключением того, что в адресной частицикла производится выдача импульсного сигнала СИА по цепи 18 и осуществляется одновременная выборка всех35блоков 4 памяти сигналов ПВ по линии.6. Это позволяет осуществлять одновременное обращение к ячейкам, расположенным в различных блоках памяти. 40Физически адреса ячеек в каждом блоке имеют одно и то же значение адре -са, запоминаемой в регистрах 22 блоков 3. При снятии сигнала ТПД блоком5 блок 1 снимает с линии 9 сигналППД. В результате этого контроллер 2ПДП отключается от шины 7, линий 15,18 и 9 управления, снимает сигналПВ с линии 6 и блок 1 возобновляетсвою работу в программном режимеРассмотрим работу узлов, входящихв ЭВМ.Операцоинный блок 1 работает сле-.дующим образом. При поступлении активного (низкого) уровня сигнала поцепи 8 ТПД .процессор завершает текущий канальный цикл и формирует сигнал низко го актив но го уровн я в цепи61,ППД 1, подаваемый на вход установ 1529240с шины 20. При совпадении кодов шины 20 с разрядами адреса секпии памяти, поступающими с выхода регистра 21, на выходе схемы 24 сравнения формиру-. ется сигнал низкого уровня, а на вы 5 ходе элемента И-НЕ 26 при этом формируется потенциал выборки адресуемойсекции памяти, подаваемый по линии 17на входы элементов И-НЕ 52 и 53 бло 10 ка 4. С выхода регистра 22 код адреса ячейкиблока 4 поступает по шине 16 на адресные входы ОЗУ 54.В части цикла пВыводп блок 3 обеспечивает коммутацию информации с шины 7 на шину 14 при отсутствии сигнала низкого уровня на цепи 6. При наличии сигнала низкого уровня на линии 6 режим ПДП) обеспечивается блокировка по второму входу шинного 20 формирователя 30 и включение в рабочий режим блока 31. При этом обеспечивается я коммутация информации с шины 12 на шину 14. Одновременно на вы - ходе элемента И-.НЕ 26 Формируется 25 сигнал высокого уровня, обеспечивая на линии 17 активный уровень независимо от результата работы схемы 24 сравнения что позволяет активиэиро 1вать все блоки 4 памяти. В части цик ла "Вводя при поступлении активного (низкого) уровня сигнала по линии 15 ( Ввод ) и наличии высокого уровняисигнала на линии 17 обеспечивается коммутация шинного формирователя 30 или 31 при низко уровне сигнала на линии 6), пропускающего информацию с шины 14 на шину 7 для чтения ее блоком 1 в режиме ПДП при наличии активного сигнала в цепи 6 информация 40с шины 14 передается на шину 12 шинным формирователем 31) .Узел памяти работает следующим образом.Режим записи. В адресной части 45цикла в выбранный б. ок памяти по цепи 17 на входы элементов 52 и 53 подается потенциал высокого уровня, При подаче сигнала низкого уровня по дев пи 19 1,"Вывод" ) на выходе элемента 50 появляется "1", обеспечивающая на вы -ходе элемента 52 активный низкий уровень, подаваемый на вход выборки кристалла ОЗУ 54. При этом сигнал высокого уровня на входе элемента 5355 формирует на входе кода операции ОЗУ сигнал записи, обеспечивающий запись информации с шины 14 по адресу, опре - деляемому шиной 16. Режим чтения реализуется при низком уровне сигнала по цепи 15. При этом информация, записанная в ячейке ОЗУ по адресу на шине 16, выдается на шину 14.Контроллер ПДП работает следующим образом.Контроллер 2 ПДП состоит из следующих функциональных блоков: коммутатора адреса и автомата управления канальными циклами. Коммутатор адреса реализован на элементах 40 и 43,При наличии пассивного (низкого) уровня сигнала на линии 9 сигнал высокого уровня в линии 6 с выхода инвертора 40 блокирует шинный формирователь 43.11 ри появлении активного уровня на линии 9.шинный формирователь 43 обеспечиваеткоммутацию кодов адреса с вины 13 формируемого блоком 5) на внутреннюю шину 7.Тип канального цикла "Ввод или "Вывод" определяется блоком 5, формирующим сигнал высокого уровня по цепи 49 при цикле "Вывод" и низкого уровня при цикле Ввод". Скорость обмена определяется тактовой частотой, подаваемой от блока 5 по линии 48. Блок 2 начинает работать при наличии сигнала 47 "Запуск" и высокого уровня на линии ППД 9. Работа контролле" ра в циклах пВвод и "Выводя поясняется диафрагмами на фиг. 6.Формула изобретенияЭлектронная вычислительная машина с прямым доступом в память, содержащая операционный блок, контроллер прямого доступа в память, первый блок памяти, блок ввода-вывода, причем вход подтверждения блокировки операционного блока соединен с входом разрешения работы контроллера прямого доступа в память, о т л и ч а ю щ а я с я тем, что, с целью повышения быстродействия за счет возможности передачи за один цикл прямого доступа в память нескольких слов информации, устройство дополнительно содержит с второго по 11-й блоки памяти и с первого по И-й блоки управления памятью (М- число слов, передаваемых за один цикл прямого доступа), причем выход управления вводом операционного блока и выход управления чтением из памяти контроллера прямогодоступа в память объединены через МОНТАЖНОЕ ИЛИ и соединены с входами управления чтением с первого по М-й блоков памяти и с первыми входами за 5 дания режима с первого по М-й блоков управления памятью, выход управления выводом операционного блока и выход управления записью в память контроллера прямого доступа в память объеди нены через МОНТАЖНОЕ ИЛИ и соединены с входами управления записью с первого по М-й блоков памяти, выходы признака обращения к,памяти операционного блока и контроллера прямого досту па в память объединены через МО 1 ТАЖНОЕ ИЛИ и соединены с входами запуска с первого по М-й блоков управления памятью, выход подтверждения выборки контроллера прямого доступа соединен с входом подтверждения блокировки операционного блока и с входами за-, дания режима с первого по М-й блоков управления памятью, информационный вход-выход операционного блока через 25 информационную шину соединен с информационным выходом контроллера прямого доступа в память и с первыми информационными входами-выходами с первого по М-й блоков управления памяЗО тью, выход требования передачи блока ввода-вывОда соединен с входом требования блокировки операционного блока, выход кода операции, тактовый вы ход и выход запуска передачи блока ввода-вывода соединены с одноименны 35 ми входами контроллера прямого доступа в память, информационный вход и выход признака окончания передачи которого соединены с одноименными выхо 40 дом и входом блока ввода-вывода, с первого по М-й информационные входы- выходы которого соединены с вторыми. информационными входами-выходами с первого по М-й блоков управления па 45 мятью, выходы идентификации памяти, информапионные выходы и третьи информационные входы-выходы которых соединены соответственно с входами выборки, адресными входами и информационными входами-выходами с первого по М-й блоков памяти, причем контроллер прямого доступа в память содержит шинный формирователь, с первого по четвертый элементы НЕ, с первого по пятый тригеры, первый и второй эле менты И-НЕ, первый и второй элементы И, причем первые информационные вход и выход контроллера соединены соответственно с информационными входоми выходом шинного формирователя, входвыборки которого соединен с выходомпервого элемента НЕ и с выходом подтверждения выборки контроллера, входразрешения работы которого соединенс входами установки в "1" с первогопо третий триггеров и с входами уста-новки в 0 четвертого и пятого триггеров, инверсный выход первого тригге ра соединен с входом в то рого элемента НЕ, выход которого соединен свыходом признака обращения к памятиконтроллера, выход признака окончания передачи которого соединен с вы-,ходом первого элемента И-НЕ, первыйвход которого соединен с выходом пятого триггера, синхровходы с первогопо третий и пятого триггеров соединены с тактовым входом контроллера,вход запуска которого соединен с входом третьего элемента НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которогосоединен с информационным входом первого триггера, прямой выход которогосоединен с вторыми входами первого ивторого элементов И-НЕ и информационным входом второго триггера, выходкоторого соединен с третьими входамипервого и второго элементов И-НЕ, свходом установки в "1" четвертоготриггера и с информационным входомтретьего триггера, прямой выход которого соединен с четвертыми входамипервого и второго элементов И-НЕ и ссинхровходом четвертого триггера, выход которого соединен с первым входомпервого элемента И, второй вход и выход которого соединены соответствен,но с выходом четвертого элемента НЕи с выходом управления чтением из памяти контроллера, вход кода операциикоторого соединен с входом четверто -го элемента НЕ и с первым входом второго элемента И, выход которого соединен с выходом управления записью впамять контроллера, инверсный выходтретьего триггера соединен с информационным входом пятого триггера и вторым входом второго элемента И, причемкаждый блок управления памятью содержит с первого по третий элементы НЕ,первый и второй шинные формирователи,первый и второй регистры, схему сравнения, элемент И, элемент И-НЕ, причем вход запуска блока соединен ссинхровходами первого и второго регистров, иь 3 срмацион=:е;х; ., которых соединены с первым информационным входом-выходом блока и с первым информационным входом-выходо,; первого щинного фо рмироватедя, вхоп выбо рки которого соединен с выходс. :первого й с входом второго элемента НЕ, выход которого соединен с входсм выборки второго шинного форми"=:.ателя, первый 11формационный вход;= эд которого оединен с вторым инф=рмационным вхоом "выходом блока, третий информапионый вход-выход которого соединен с торыми информационными входами-выхо 15 ами первого и второго шинных Формиователей, входы управления направле - ием передачи которых соединены с выходом элемента И первый вход которого соединен с выходом элемента И-НЕ и с выходом идентификации памяти блока, первый вход задания режима которого соединен с входом третьего элемента 11 Е, выход которого соединен с вторым входом элемента И, второй вход задания режима блока соединен с входом первого элемента ИЕ и с первым входом элемента ИЕ, второй вход ко-, торого соединен с выходом схемы сравнения, йервый и второй информационные входы которой соединены соответственно с входом номера секции памяти блока и выходом первого регистра, вы. ход второго регистра соединен с инФормационным выходом блока.529240 ЮИ Ю фюь О гвС ос тав ит ель А, ААан асТехред Л.Сердюкова Редактор А,Ога ектор Э,Лончак Производственно-издательский комбинат 11 атент", г. Ужго арина, 10 л Заказ 7643/45 Тираж 668 Подписное НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, )К, Раущская паб д, 4/5