Двухпроцессорная вычислительная система

СОЮЭ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 19) ( 51)4 С 06 Р 6 ОПИСАНИЕ ИЗОБРЕТЕНИ НАЯ 8)и Р 60-10643,1985.У 4422142,опублик . 1983. ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ВТОРСНОМУ СВИДЕТЕЛЬСТВУ(71) Рыбинский авиационный техногический институт(56) Заявка Японикл, С 05 В 19/02,Патент С 111 Акл, С 06 Г 13/36,(54) ДВУХПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬ СИСТЕМА(57) Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих систем управления различными объектами. Пель изобретения - повышение быстродействия за счет сокращения времени обращения к общей шине. Двухпроцессорная вычислительная система содержит вычислительные блоки 1 и 2,блок 3 регистров ввода, блок 4 общей1529241 50 памяти, блок 5 регистров вывода, блок ,6 арбитражной коммутации, информаиионные входы 7 и выход 8, общие системные шины данных 9, адреса 10., управ;ления 11, шины данных 12, 20, управ,ления 13, 21, адреса 14, 22, выходы 15, 23 сопровождения адреса, выходы 16, 24 признака приема информации,Изобретение относится к вычислительной технике и может быть использовано при построении быстродействую - щих и надежных устройств управления различными объектами.Цель изобретения - повьппение производительности за счет сокрашения 20 времени обращения к общей шине.На фиг,1 изображена структурная схема системы; на Фиг .2 - структурная схема блока арбитражной коммутации; па Фиг.3 - временные диаграммы 25 обращения к общей шине; на йиг.4 структурная схема вычислительного блока.Двухпроцессорная система (Фиг,1) содержит первый 1 и второй 2 вычислительные блоки, блок 3 регистров ввода, блок 4 общей памяти (ПЗУ), блок 5 регистров вывода, блок 6 арбйтражной коммутации, информационный вход 7 устройства, информационный выход 8 устройства, ооп,ие шины 9-11 соответственно данных, адреса и управления системы шины 12-14 соответст-,Увенно данных, управления и адреса, линии 15-18 сигнала Сопровождение 40 адреса, сигнала "Прием, сигнала1"Выдача и сигнала Готовность . соответственно и вход сброса 19 первого вычислительного блока, шины 20-22 соответственно данных, управления и адреса, линии 23-26 соответственно сигнала "Сопровождение адреса, сигнала "Прием", сигнала "Выдача , сигнала "Готовность" и вход 27 сброса второго вычислительного блока 2Блок арбитражной коммутации (Фиг.2) образуют первый двунаправленный шинный Формирователь 28, шинные формирователи 29 и 30, первый дешиф - ратор 31, первый элемент ИЛИ 32, пер -55 вый триггер 33, первый элемент И 34, первый элемент И-НЕ 35, второй двунаправленный шинный формирователь 36, шинные Формирователи 37 и 38, второй выходы 17, 25 признака выдачи инфор-мации, выходы 18, 26 готовности, входы 19, 27 сброса. Повышение быстродействия достигается за счет совмещения во времени выборки команды однимвычислительным блоком и выполнениякоманды другим вычислительным блоком,3 ил. дешифратор 39, второй элемент ИПИ 40,второй триггер 41, второй элемент И42 и второй элемент И-НЕ 43,Вычислительный блок (фиг.4) состоит из процессора 44 и узла 45 памяти.Вычислительная система предназначена для управления различными объектами, Для этого выход 8 подключаетсяк управляющим входам, а вход 7 - квыходам состояния управляемого объекта. Суть процесса управления состоитв обработке входной информации, описывающей текущее состояние объекта ипоступающей на вход 7 устройства, иформировании на выходе 8 управляющихвоздействий в соответствии с алгоритмом, реализуемым программой, расположенной в ПЗУ 4. При этом процесс управления, реализуемый системой, имеет следующие особенности: в нем неиспользуются механизмы прерываний ипрямого доступа в память, а программа представляет собой бесконечныйцикл. Функционирование любой процессорной системы, в том числе и предлагаемой, заключается в реализации коаманд программы, находящейся в программной памяти, При этом полная реализация любой команды может быть разделена на две фазы. фазу выборки команды из программной памяти и фазуисполнения действий, предписанных командой. Выполнение команд разделяется на машинные циклы, и тогда фазывыборки и исполнения могут быть выделены как в пределах машинных цикловтак и составлять целое количество машинных циклов .При реализации фазы выборки командыпроцессор 44, входящий в состав вычислительного блока 1 (2), обращается к системной шине, устанавливая на шине 14 (22) адреса адрес текущей команды, а на шине управления - уп - равляющий сигнал "Чтение" (Прием) . Это обеспечивает поступление текущей15292команды из программной памяти 45, входящей в состав вычислительного блока, на шину данных и прием ее в процессор 44. При реализации фазы ис -5 полнения команды системная шина либо остается свободной, если действия выполняются внутри процессора, либо по ней идет обращение к памяти ипи устройствам ввода-вывода информации. Эти 1 О обращения осуществляются аналогично описанному.Отсюда вытекает противоречие в функционировании вычислительных сис - тем. С одной стороны, вследствие по следовательного характера реализации команд эти системы имеют низкое быстродействие, обусловленное низкой скоростью воспроизведения программы, При этом только часть времени тратится 20 на фазу выборки команд. С другой стороны, в течение весьма продолжитель - ных промежутков времени, связанных среализацией фазы исполнения команд, процессор 44 не обращается к програм мной памяти. Для устранения этого противоречия и существенного повышения быстродействия в предлагаемом устройстве совмещены во времени фазы выборки и исполнения команд. При этом 30 оба вычислительных блока 1 и 2 реализуют одну и ту же программу, расположенную в программном ПЗУ 4. В интервалы времени, в которые один вычислительный блок реализует фазу выборки35 команды, второй вычислительный блок реализует фазу исполнения, и наоборот.Система работает следующим образом.40Для выбора устройств в процессе исполнения программы программист на стадии программирования распределяет адресное пространство вычислительного блока. Для упрощения селекции выбираемого устройства распределение адресов осуществляется таким образом, что по состоянию старших разрядов шины адреса определяется устройство, к которому осуществляется обращение, а также факт обращения либо к общей системной шинешины 9-11), т.е. к программному ПЗУ 4, блокам регистров 3 и 5 ввода и вывода, либо к собст - венному узлу 45 памяти, входящему в55 состав вычислительного блока. Колиг чество используемых для этого старших разрядов определяется минимальным объемом адресного пространства, выде 1 бляемого какому-либо устройству системы.Запуск системы осуществляется по входам 19 и 27, сброса путем их перевода из активного в пассивное состояние. В начальный момент времени на оба входа сброса подаются активные уровни, что обеспечивает обнуление программных счетчиков процессора 44 и их удерживание в исходном состоянии, Для увеличения эффективного быстродействия запуск одного вычислительного блока отделен во времени от запуска другого процессора, другого вычислительного блока на интервал, примерно равный половине длительности программного цикла. Это осуществляется оператором или автоматически.При таком запуске сначала переводится в пассивное состояние лишь один вход сброса, например 1 9. При этом процессор первого вычислительного блока начинает реализацию программы управления, а процессор второго вычислительного блока 2 удерживается в исходном состоянии активным уровнем на входе 27 сброса. После выполнения процессором вычислительного блока 1 половины программного цикла второй вход 27 сброса также гереводится в пассивное состояние, разрешая реализацию программы процессора второго вычислительного блока 2. С этого момента времени оба вычислительных блокаи 2 работают одновременно, проходя через одни и те же точки про. - граммы через интервалы времени, определяемые половиной длительности программного цикла.Для рассмотрения процесса функционирования системы предположим, что в текущий момент времени процессор блока 1 начинает выполнение очередной команды, а процессор блока 2 выполняет внутренние операции, не связанные с обращением к общей системной шине. Реализация команды всегда начинается с фазы выборки кода команды из программного ПЗУ 4. Поэтому процессор блока 1 устанавливает на шине адреса своей системной шины (шины 12-14) адрес обращения к программному ПЗУ 4 сопровождаемый стробом Сопровождение адреса". Адрес обращения к ПЗУ 4 поступает на кодовый вход дешифратора 31, декодируется им, и в момент поступления стробирующего сигнала чСопровождение адреса на его выходе пр-, 1529241.Ртом на выходе триггера 33 устанавливается активный уровень, свидетельствующий о запросе на обращение к обей системной шине . Этот сигнал потупает на прямой вход элемента И 34,ак как второй вычислительный блок 2этот момент времени не обращаетсяобщей системной шине, то на инверсом входе элемента И 34 присутствуетазрешающий уровень, что обеспечивает удовлетворение требования блока 1на доступ к общей шине путем формирования на выходе элемента И 34 активного уровня сигнала, поступаюшегона входы выборки шинных Формирователей 28-30. При этом системная шинаблока 1 соединяется с общей системной 20шиной. Это обеспечивает чтение изпрограммного ПЗУ 4 очередной командыи прием ее в процессор блока 1Обращение к общей системной шине в циклахприема информации завершается по заднему фронту сигнала "Прием , генерируемого блоком 1. При этом формируется задний фронт сигнала на выходеэлемента ИПИ 32, по которому сбрасы -вается триггер 33. Это приводит кснятию активного уровня сигнала с выхода триггера 33, что Фиксирует окон,чание обращения к общей системной шине. После этого проессор блока 1 пе реходит к реализации фазы исполнения35; команды. Если в про ессе реализацииФазы исполнения требуются повторные,обращения к общей системной шине, на,пример для ввода информации из бло, ка 3 регистров ввода или вывода ее в 40блок 5 регистров вывода, то они со -вершаются аналогично описанному, заисключением тога, что в машиннь 1 х циклах записи информации в.блок 5 регистров вывода обращение к общей системной шине завершается по заднемуфронту сигнала 17 "Выдача".Если при реализации Фазы исполнения команды процессором блока 1 обращений к общей системной шине не требуется, то шинные формирователи 28-3050в течение всего этого времени остаются неактивизированными, а общая системная шина - свободной. При этом все.операции выполняются внутри блока 1.Это могут быть либо операции обраше 55ния к узлу оперативной памяти, либооперации с внутренними регистрамипроцессора блока 1,В интервалы времени, когда общаясистемная шина свободна от обращенийблока 1, к ней может обращаться второй вычислительный блок 2. Процессобращения блока 2 к общей системнойшине аналогичен описанному процессуобращения к ней блока 1,Для нормального Функционированиясистемы одновременное обращение обоихблоков 1 и 2 к общей системной шинене допустимо, так как это приводит кконфликту на шине и полному искажениюиформации на ней, Для исключениявозможности возникновения конфликтасигналы с выходов триггеров 33 и 41подаются на входы элементов И 34 и 42и И-НЕ 35 и 43.Для рассмотрения процесса предотвращения конфликта на общей системнойшине предположим, что в процессе обращения блока 1 к этой шине второйблок 2 также требует доступа к ней.Исключение конфликта в этой ситуацииобеспечивается тем, что активный уровень сигнала поступает с выхода элемента И 34 на инверсный вход элемента И 42, запирая его. Это исключаетвозможность формирования на выходеэлемента И 42 активного сигнала. Благодаря этому одновременное активизирование сигналов на выходах элемен -тов И 34 и 42 становится невозможньм,что исключает возможность конфликта1на общей системной шине, Одновременно активный уровень сигнала с выходаэлемента И 34 поступает на вход элемента И-НЕ 43, подготавливая возможность его включения. В этом случае вмомент появления активного уровня навыходе триггера 41 на выходе элемента И-НЕ 43 Формируется нулевой уровень, поступающий на выход 26 блокаб. При этом процессор блока 2 переходит в состояние ожидания, удерживаяна своей системной шине всю информацию, необходимую для обращения к общей системной шине, в готовом виде.В состояние ожидания освобожденияшины процессор блока 2 находится до11тех пор, пока на его входе 18 Готовность присутствует нулевой логический уровень, Это продолжается до завершения текущего обращения процессора блока 1 к общей системной шине.После завершения этого обращения навыходе элемента И 34 устанавливаетсянулевой уровень, что обеспечивает отпирание элемента И 42 и запираниРэлемента И-НЕ 43. Это приводит к реа-, лизации бесконфликтного обращения процессора блока 2 к общей системной шине. Если в процессе обращения про 5 цессора блока 2 к общей системной шине процессор блока 1 также требует доступа к ней, конфликт исключается аналогично рассмотренному.10формула изобретения Двухпроцессорная вычислительная система, содержащая первый и второй вычислительные блоки, блок регистров ввода, блок регистров вывода, блок .общей памяти,. блок арбитражной коммутации, причем первый и второй выхо:ды готовности блока арбитражной коммутации соединены с входами предоставления обращения к блоку общей памяти. соответственно первого и второго вычислительных блоков, входы сброса которых соединены соответственно с первым и вторым входами начального сброса системы, информационный вход системы соединен с информационным входом блока регистров ввода, выход блока регистров вь 1 вода соединен с информационным выходом системы, выход блока регистров ввода соединен через шину данных системы с информационным входом блока регистров вывода и с информационным входом в выход блока общей памяти, о т л и ч а ю - щ а я с я тем, что, с целью повыше 35 ния производительности системы за счет сокращения времени обращения к общей шине, первый выход блока ар. битражной коммутации соединен через шину адреса системы с адресными входами блоков регистров ввода и вывода и блока общей памяти, второй выход блока арбитражной коммутации соединен через шину управления системы с входами управления блоков регистров ввода и вывода и блока общей памяти, первый информационный вход-вьгход блока арбитражной коммутации соединен с шиной данных системы, информационные входы-выходы первого и второго вычислительных блоков соединены соответственно с вторым и третьим информационными входами-выходами блока арбитражной коммутации, первый и второй информационные входы которого соединены 55 , с адресНыми выходами соответственно первого и второго вычислительных блоков, выходы сигналов управления внешними устройствами перваго и второговычислительных блоков соединены соответственно с третьим и четвертым информационными входами блока арбитражной .коммутации, первый и второй входызапуска которого соединены соответатвенно с выходами сопровождения адресасоответственно первого и второго вычислительных блоков, выходы признакаприема информации которых соединенысоответственно с первым и вторым входами управления направлением передачи блока арбитражной коммутации,первый и второй входы сброса которогосоединены с выходами признака выдачиинформации соответственно первого ивторого вычислительных блоков, причем блок арбитражной коммутации содержит первый и второй двунаправлен -ные шинные формирователи, с первогопо четвертый шинные формирователи,первый и второй дешифраторы, первыйи второй триггеры, первый и второйэле мен ты ИЛИ, пе рвый и в то рой элементы И, первый и второй элементы И-НЕ,причем первые входы - выходы первого Ивторого двунаправленных шинных Ьормирователей соединены с первым информационным входом-выходом блока арбитражной коммутации, второй и третийинформационные входы-выходы которогосоединены с вторыми входами-выходамисоответственно первого и второго двунаправленных шинных формирователей,первый информационный вход блока арбитражной коммутации соединен с информационным входом первого дешифратора и с входом первого шинного формирователя, второй информационныйвход блока арбитражной коммутациисоединен с информационным входом второго дешЩратора и с входом второгошинного формирователя, выходы первогои второго шинных формирователей объе -динены и соединены с первым информационным выходом блока арбитражнойкоммутации, третий и четвертый информационные входы которого соединенысоответственно с входами третьего ичетвертого шинных формирователей, вы -ходы которых объединены и соединеныс вторым информационным выходом блока арбитражной коммутации, первый ивт,рой входы запуска блока арбитражной коммутации соединены соответственно со стробирующими входами первого и второго дешифраторов, выходыкоторых соединены с входами устанав. -си в "1" соответственно первого и второго триггеров, синхровходы кото 1 рых соединены с выходами соответстенно первого и второго элементов5 ИПИ, инверсные входы которых соединены соответственно с первым и вторым ходами сброса блока арбитражной комутации, первый вход управления наравлением передачи которого соедиен с прямым входом первого элемена ИЛИи с входом управления направ.ением передачи первого двунаправленого шинного формирователя, второй ход управления направлением передан блока арбитражной коммутации соеинен с прямым входом второго элемента ГЛИ и с входом управления направ - ением передачи второго двунаправленого шинного формирователя, выход ервого триггера соединен с прямым ходом первого элемента И и с первым входом первого элемента И-НЕ, выход которого соединен с первым выходом1 готовности блока арбитражной коммутации, второй выход готовности которого соединен с выходом второго элемента И-НЕ, первый вход которого соединен с прямым входом второго элемента И и с выходом второго триггера, выход 1первого элемента И соединен с вторым входом второго элемента И-НЕ, с инверсным входом второго элемента И, с входами выборки первого двунаправленного шинного формирователя, первого н третьего шинных формирователей, выход второго элемента И соединен с вторым входом первого элемента И-НЕ, с инверсным входом первого элемента И, с входами выборки второго двунаправленного шинного формирователя, второго и четвертого шинных формирователей.