Устройство для многоканального интерполирования функций

(57) Изобрлительной ение относит ис- ния я квычэобретномнос технике.точностиования, Уатор .кан л повыше нифункциони и ав ер- амя строис алов 1, ый пре аторы тво с жит коти 2,тель 3 блокобразо4;-4ключиэлеме оаналог рвые су ты с) ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ Н АВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетельство СССРКф 962995, кл, С 06 С 7/30, 1982.Авторское свидетельство СССРР 1042038, кл. С 06 С 7/30, 1982.(54) УСТРОЙСТВО ДЛЯ МНОГО ИНТЕРПОЛИРОВАНИЯ ФУНКЦИЙ интерполирующих каналов, 5, 6, - 6, запоминаю)ци7 иь 8- 8, ключи 9- 9, 10, - .10, вторые сумматоры 11, 11, ключи 12 - 12, первые интеграторы 13, - 13, цифроуправляемые резисторы 14, - 14, вторые интеграторы 15, - 15, цифроуправляемые резисторы 16 - 16, блоки 17, - 17 Формирования шага интерполирования с выходами 18-23, входящие в состав интерполирующих каналов 24- 24, информационные входы 25, шину 26 1377878тактовых импульсов, выходы 27, "27.В каждом из интерполирующих каналовпо информации об очередной координате функции и очередном интервалеинтерполяции осуществляется линейноеинтерполирование. По истечении очередного интервала соответствующийканал запрашивает и получает из блока памяти 2 очередную информацию.Каналы работают независимо друг отдруга. 2 з.п. Ф-лы, 3 ил.Изобретение относится к вычисли= тельной технике и может быть использовано для визуализации информации, формирования управлякмцих сигналов и в качестве генератора функций.Цель изобретения - повышение точности и автономности функционирования еНа Фиг. 1 представлена схема устройства; на Фиг. 2 - схема блока Формирования шага интерполирования; на фиг, 3 - схема коммутатора каналов.Устройство содержит коммутатор 1 15 каналов, блок памяти 2, цифроаналого,вый преобразователь (ЦАП) 3, первые сумматоры 4, ключи 5 и 6, запоминающие элементы 7 и 8, ключи 9 и 10, вторые сумматоры 11, ключи 12, пер" 20 вые интеграторы 13, первые цифроуправляемые резисторы 14, вторые интеграторы 15, вторые цифроуправляемые резисторы 16, блоки 17 формирования шага интерполирования с выходами 18-23. Элементы 4-17 образуют интерполируощие каналы 24, Кроме того, устройство содержит информационные входы 25, шину 26 тактовых импульсов, выходы 27, информационные выходы 28 30 блоха синхронизации, синхронИзирую-. щий выход 29, входы 30 запроса информации коммутатора каналов, информационные выходы 31 блока памяти 2.Блок 17 содержит элементы ИЛИ 32, 35 33, элементы 34 и 35 задержки, триггер 36 элемент НЕ 37, элементы И 38- 40, триггер 41, элементы И 42, 43, триггер 44. элемент И 45, триггер 46,2элементы НЕ 47,48, элемент И 49, элемент ИЛИ 50, элемент И 51, регистр 52, блок 53 элементов И, счетчик 54, сблок 55 элементов И.Коммутатор 1 каналов содержит мультиплексор 56, и регистров 57 адреса, п счетчиков 58, шифратор 59, формирователь 60 импульсов синхронизации.Устройство работает следующим образом.По исходным значениям ординат Х и абсцисс интервалов Т , где пасв номер функции;- номер интервала, хранящимся в блоке 2 памяти, в интерполирукщих каналах 24 восстанавливаются функции времени Х(с). Ординаты функций через ЦАП 3 поступают на входы сумматоров 4, а абсциссы - на информационные входы блоков 17. Период следования тактовых сигналов на шине 26 совпадает с длительностью минимального интервала интерполирования Т Т , а Ь е (длительность тактовых сигналов) совпадает с интервалом времени, выделяемым на обслуживание одного канала 24, причем .Тгде и - число каналов 24.и+2 фПеременный интервал интерполирования любой иэ цепочек 24 может изменяться только кратным Т ;Каждый иэ параллельных каналов 24 Формирует функ цию времени независимо. Синхронизация их работы осуществляется только для узлов, участвукиПих в обмене информацией с блоком 2. Работу каждо 1377878го из каналов можно представить в виде совокупности двух одновременных процессов: процесса выделения и запоминания приращения формируемой функ ции и процесса интегрирования приращения.Обслуживание каналов 24 выполняется циклически с периодом Т следования тактовьм сигналов на шине 26 таким образом, что первый канал 24 обслуживается в течение интервала времени ЬЕ, у второй -ВСЕ. э 1 с-й - М ф,1 и й -ф прйчем зтнк финтервалы равны, Они следуют один за другим, причем К-й канал 24 обслуживается в текущем интервале времени Т только в том случае, если вслед за его окончанием происходит изменение в этом канале шага интерполирования (орднната К-й функции при этом может как изменяться, так и остаться прежней). Если же текущий шаг интерполирования для 1-го канала 24 не оканчивается с окончанием данного 25 интервала Т, а продолжается в последующем интервале Т, то соответствующий интервал времени ЬС выдерживается без использования. Управление работой каждого из каналов 24 выполняет соответствующий блок 17.Длительность задержки элемента 34 задержки составляет небольшую долю от длительности ЬС и одинакова для всех блоков 17. Длительность задержки элемента 35 такова, что обеспечивает формирование на его выходе сигнала, сдвинутого относительно сигнала на шине 26 для блока 17 первого канала на величину Ь, для блока 17 К-го канала - на величину6 й, для блока 17 и-го канала - на величину п ас.Б начальном состоянии регистры 52, счетчики 54, триггеры 36,41, 44 45 и 46 блоков 17 установлены в нуль, в запоминающих элементах 7 и 8 - нулевые значения приращения функций, а на выходе ЦАП 3 и выходах 27- нулевые напряжения. Замкнуты ключи 9 и 12. С входов 25 в регистры 57 коммутатора 1 записываются начальные коды адресов массивов координат генерируемьм функций. Первый тактовый сигнал с шины 26, поступая через элементы ИЛИ 32 и 33 одновременно на входы триггера 36, устанавливает триггеры 36 всех каналов в единичное состояние; триггеры 36 своими выходными сигналами размыкают ключи 12. Этот же тактовый сигнал устанавливает в нуль триггеры 41 и 46. После окончания сигнала на выходе элемента 34 он через элемент НЕ 48 вместе с единичным сигналом на вьмоде элемента НЕ 47 открывает элемент И 49 и устанавливает триггеры 46 в единичное состояние. По окончании тактового сигнала на выходе элемента 35 Формируется сигнал длительностью,г., который проходит через элемент И 38 и Формирует на входе 30 блока 17 первого канала сигнал запроса информации. Этот сигнал, поступая на.соответствующий вход коммутатора 1, увеличивает на единицу содержимое соответствующегосчетчика 58, через шифратор 59 подключает через мультиплексор 56 выходы соответствующего регистра 57 и счетчика 58 к информационным выходам 28 коммутатора 1. Информация с выходов 28 определяет формирование и выдачу на выходы блока 2 цифровых кодов ординаты и абсциссы (Х и Т ) первого значения функции Х,. Эти коды удерживаются на первых и вторых выходах блока 2 до подачи с выходов 28 коммутатора 1 новой информации. Одновременно коммутатор 1 в ответ на сигнал запроса информации формирует на выходе 29 Формирователя 60 синхросигнал, который в блоке 17 первого канала 24 вместе с сигналом на выходе элемента 35 задержки открывает элемент И 43, сигнал с выхода которого устанавливает триггер 41 в единичное состояние. Прн этом снимается сигнал запроса информации с выхода 30 и открывается элемент И 40, Сигнал с выхода элемента И 40 открывает блок 55 элементов И, через который код значения Т записывается1в счетчик 54, и вместе с нулевым сигналом триггера 44 открывает элемент И 42, формируя сигнал на выходе 19, который замьпсает ключ 6. Замкнутый ключ 6 подключает вьмод сумматора 4 к входу запоминающего элемента 8, в котором запоминается прираще ние напряжения Ь Х С окончанием сигнала на выходе элемента 35 размыкается ключ б, триггер 36 устанавливается в нулевое состояние, на выходе 22 появляется сигнал, замыкающий ключ 12 первого канала. Замкну1377878 50 тый ключ 12 обеспечивает разряд интегратора 13.Аналогичным образом из блока 2 выбираются коды координат функции Х,(С) . Этот процесс для второго канала 24 выполняется в течение интервала времени ЬС , сдвинутого относительно начала первого тактового сигнала на величину 2 ЬС. Точно также в тече ние интервала времени ЬС, сдвинутого относительно начала первого тактового сигнала на величину и ЬС, запоми-нается приращение ординаты д Х, и шага интерполирования Тп, . 15Интервал времени дС , вьдерживается без использования и необходим для разряда интегрирующего конденсатора интегратора 13 последнего канала, 20Таким образом, перед приходом второго тактового сигнала на шину 26 в блоках 17 триггеры 36 и 44 находятся в нулевом состоянии, а триггеры 41 и 46 - в единичном состоянии. 25Второй тактовый сигнал, поступая через элементы ИЛИ 32 и 33 на входы триггеров 36 всех блоков 17, устанавливает их передним фронтом в единичное состояние - с выходов 22 снимает ся управляющий сигнал, что приводит к размыканию ключей 12 всех цепочек 24. Одновременно этот же сигнал проходит через элементы И 45, открытые единичными импульсами триггеров 46, 35 разрешает запись через блоки 53 кодов счетчиков 54 в регистры 52 и переводит триггеры 44 в единичное состояние. В результате снимается разрешающий сигнал с выходов 20, 40 устанавливается разрешающий сигнал на выходах 21, а на выходах 23 соответствующих каналов 24 устанавливаются коды шага интерполирования. Замыкаются ключи 10, код выходов 23 45 блока 17 устанавливает соответствующие значения цифровых управляемых резисторов 14 и 16, определяющие по-" стоянные времени интегрйрования в каналах от Т, до Т , . Интеграторы 13 и 15 в течение второго цикла интервала времени Т интегрируют приращение функции, запомненное на предыдущем интервале времени, так как в первом канале формируется выход ное напряжение Х,(С) = Ь Х ,Ткоторое в конце второго цикла достигает величины Х ; в и-ом канале -Х (С)Ь Х-- которое дои Тп,стигает значения Х , в конце третьего цикла, а также формируется напряжение обратной связи на выходах сумматоров 11; на первом канале Х(С)=ЬХ -дХ. Одновременно с процессом инте грир ования запоминаются приращения сигналов в соответствующем запоминающем элементе . Второй тактовый сигнал ус-. та навлива ет триггеры 4 1 и 4 6 в нулевое состояние и вычитает единицу из кодов счетчиков 54 . В случае об нуления счетчика 54 Е-го канала элемент И 4 8 в соответствующем канале открывается и устанавливает триггер 4 6 в единичное состояние . В р ез уль-, тате на выходе 3 0 формируется сигнал запроса информации . Этот сигнал в блоке 1 увеличивает содержимое с о" ответствующего счетчика 5 8 и, управляя чер еэ шифратор 5 9 мультиплек сором 56, подключает выходы соотв етс твующих регистра 5 7 и счетчика 5 8 к выходам 28 блока 1 . Код выходов 28 определяет выборку из блока 2 кодов координат Х д и Т д второго значения функции , Одновременно формирователь 60 выдает на выход 2 9 с инхросигнал , который вместе с сиг налом на выходе схемы 35 задержки от" крывает элемент И 43 н устанавливает триггер 41 в единичное состояние,Тем самым снимается сигнал запроса информации. Единичные состояние триггеров 41 и 46 и сигнал с выхода схемы 35 открывает элемент И 40, Сигнал с выхода элемента И 40 открывает блок 55, разрешая прием в регистр 54 с выходов 31 блока 2 кода второго шага интерполирования Т, и, пройдя через элемент И 39, открытый единичным сигналом триггера 44, формирует управляющий сигнал, который замыкает ключ 5. Замкнутый ключ 5 подключает выход сумматора 4 к входу запоминающего элемента 7, в котором запоминаетсяприращение Ь Х , = Х к,2 Х к,1 функцни Х(С) - результат суммирования в сумматоре 4 его входных сигналов:ЬХ = Х -ЬХ,кд клТк,ЬХ, + ЬХТь 1где первое слагаемое - аналоговый эквивалент кода второго отсчета сигнала Х, выбранного из блока 2, поданный с выхода ЦАП 3 на первый вход сумматора 4; второе слагаемое - напряжение, поступающее с выхода интегратора 15 на второй (вычитающий) вход сумматора 4; третье и четвертое слагаемые - напряжение, поступаю О щее с выхода сумматора 11 обратной связи на третий (вычитающий) вход сумматора 4.По окончании интервала Аэлемент И 39 закрывается, ключ 5 размыкается. Кроме того, на вьиоде эле" мента И 40 через элемент НЕ 37 и элементы ИЛИ 32 и 33 устанавливает триггер 36 в нулевое состояние, в результате чего формируется управляю щий сигнал на вьиоде 22, замьиающий ключ 12, который обеспечивает разряд интегратора 13.Если код регистра 54 не равен нулю и триггеры 41 и 46 остаются в нулевом 25 состоянии,.то сигнал запроса не формируется и продолжается процесс интерполяций.Таким образом, в каждом такте работы устройства при окончании очеред ного интервала интерполяции какой. - либо из функций осуществляется выборка соответствующей информации из блока 2 в соответствующий канал 24, после чего в нем начинается линейная интерполяция с исходными данными следующего интервала. При отсутствии сигналов запроса информации, свидетельствующих об окончании интервала интерполяции, соответствующий канал 4 О продолжает линейное интерполирование.По прошествии всех интерполирующнх интервалов цикличность генерации функций определяется свойством цикличности счета счетчиков 58, емкость которых устанавливается соответственно длине интерполируемых функций.Ф о р мула и з о б р е т е н и я501. Устройство для многоканального интерполирования функций, содержащее цифроаналоговый преобразова- .тель и и интерполирующих каналов, каждыйиз которьи содержит первый сумматор, выход которого через первый и второй ключи соединен с входами соответственно первого и второго запоминающих элементов, выходы которых через третий и четвертый ключи соединены с первым выводом первого цифроуправляемого резистора, второй вывод которого соединен с входом первого интегратора, выход котброго соединен с первым входом второго сумматора, выход которого соединен с первым входом первого сумматора второй цифроуправляемый резистор, блок формирования шага интерполирования канала, первый, второй, третий и четвертый выходы которого соединены с управляющими входами соответствукццих ключей канала, а пятый выходс управляющим входом первого цифроуправляемого резистора канала, при этом выход цифроаналогового преобразователя соединен с вторыми входами первых сумматоров каналов, о т л ич а ю щ е е с я тем,что, с целью повышения точности и автономности функционирования, устройство содержит коммутатор каналов, блок памяти, а в каждом интерполирующем канале - второй интегратор и пятый ключ, включенный между входом и выходом первого интегратора, первый вывод первого цифроуправляемого резистора соединен с вторым входом второго сумматора и с первым выводом второго цифроуправляемого резистора, второй вывод которого соединен с входом второго интегратора, выход которого , являющийся выходом интерполирующего канала, соединен с третьим входом первого.сумматора, управляющий вход второго цифроуправляемого резистора соединен с пятым выходом блока формирования шага интерполирования канала, шестой выход которого соединен с управляющим входом пятого ключа, п информационных входов устройства соединены с соответствующими информационными входами коммутатора каналов, и информационных вьиодов которого соединены с соответствующими адресными входами блока памяти, первая группа выходов которого соединена с входами цифроаналогового преобразователя, а вторая группа вьиодов - с группами информационных входов блоков фор,мирования шага интерполирования каналов, тактовые входы которых соединены с шиной тактовых импульсов уст 1 ройства, а седьмые выходы - с соответствующими входами запроса инфор 1377878мации коммутатора каналов, синхронизирующий выход которого соединен с входами синхронизации блоков формирования шага интерполирования кана лов.2, Устройство по п.1, о т л и ч аю щ е е с я тем, что блок формирования шага интерполирования содержит четыре триггера, регистр, счетчик, 1 О два блока элементов И, два элемента задержки, восемь элементов И, три элемента НЕ и три элемента ИЛИ, причем тактовый вход блока подключен к первым входам первого элемента И, 15 первого и второго элемента ИЛИ и через первый элемент задержки соединен с нулевыми входами первого и второго триггеров, с первым входом второго элемента И, с входом перво го элемента НЕ и с входом второго элемента задержки, выход которого подключен к первым входам третьего, четвертого и пятого элементов И, информационные входы блока через первый блок элементов И соединены с установочным входом счетчика, вход вычитания которого соединен с выходом второго элемента И, а кодовый выход через третий элемент ИЛИ под ключен к входу второго элемента НЕ и второму входу второго элемента И, а через второй блок элементов И соединен с входом регистра, выходы ко- торогО ЯВлЯютсЯ пЯтым Выходом блока 1 выходы первого и второго элементов НЕ соединены с входами шестого элемента И, выход которого подключен к единичному входу второго триггера, единичный выход которого соединен с вторЦми входами первого, третьего и пятого элементов И, второй вход четвертого элемента И является входом синхронизации блока, а выход под" ключен к единичноЕ входу первого триггера, единичный выход которого соединен с третьим входом третьего элемента И, а нулевой выход подключен к третьему входу пятого элемента И, выход которого является седьмым выходом блока, выход первого элемента И соединен с управляющим входом второго блока элементов И с со счетным входом третьего триггера, выходы которого являются третьим и четвертым выходами блока и соединены с первыми входами соответственно седьмого и восьмого элементов И, выходы которых являются вторым и первым выходами блока, а вторые входы седьмого и восьмого элементов И соединены с вторым входом второго элемента ИЛИ, с входом третьего элемен,та НЕ и с управляющим входом первого блока элементов И и подключены к выхо,ду третьего элемента И, выход третье" го элемента НЕ соединен с вторым входом первого элемента ИЛИ,выход которого подключен к входу синхронизации четвертого триггера, информационный вход которого соединен с выходом второго элемента ИЛИ, а нулевой выход является шестым выходом блока.3. Устройство по п.1, О т л и - ч а ю щ е е с я тем, что коммутатор каналов содержит мультиплексор, шифратор, формирователь импульсов синхронизации, и регистров адреса и и счетчиков, при этом входы регистров адреса являются информационными входами коммутатора, а входы запроса информации соединены с соответствующими входами шифратора и формирователя импульсов синхронизации, а также с входами соответствующих счетчиков, выход шифратора соединен с управляющим входом мультиплексора, информационные входы которого подключены к выходам регистров адреса и счетчиков адреса, а выходы мультиплексора являются информационными выходами коммутатора каналов, выход формирователя импульсов синхронизации является синхронизирующим выходом коммутатора каналов.1 377878 30 л ставитель Г.Осиповхред М,Дидык Редактор И.Рыбченко рректор М.Шароши аз 876 47 Производственно-полиграфическое предприятие, г,ужгород, ул,Проектная, 4 Тираж 704 ВНИИПИ Государстве по делам изобрет 35, Москва, Ж, Подписноеного комитета СССРний и открытийаушская наб., д. 4/ Оу Мк