Устройство для контроля цифровых блоков

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН За)С 0 ЕТЕНИЯ ЕР ОСУДАРСТ 8 ЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ ИЗОБР Н АВТОРСКОМУ СВРДЕТЕЛЬСТ(56) 1. Авторское свидетельство СС У 526834, кл. 6 06 Г 11/00, 1974,2, Авторское .свидетельство СССР У 519723, кл. С 06 Г 11/00, 1974 (прототип).(54)(57) 1. Устройство Для контроля ЦИФРОВЫХ БЛОКОВ, содержащее генератор псевдослучайных последовательностей, задающий генератор, блок Формирователей сигналов, блок дискриминаторов, два блока сравнения, два счетчика, блок управления, блок управления имитацией неисправностей, контактный блок, блок усилителей, эталонный узел, имитатор неисправностей, блок индикации, причем первый выход блока управления соединен с входом задающего генератора, с управляющим входом генератора псевдослучайных последовательностей, второй выход .блока управления соединен с управляющим входом блока формирователей сигналов, третий выход блока управления соединен с управляющим входом блока дискриминаторов, с управляющим входом первого блока сравнения, первый вход блока управления соединен с первым выходом блока дискриминаторов, второй вход блока управления соединен с выходом первого блока сравнения, первый и второй входы которого соединены соответственно с выходом эталонного блока и вторым выходом блока дискриминаторов, информационный вход которого соединен с выходом проверяемого бло,801037259 А ка, выход задающего генератора соединен с тактовым входом блока формирователей сигналов, с вторым входомгенератора псевдослучайных последовательностей, группа выходов которогосоединена с группой информационныхвходов блока Формирователей сигналов, группа выходов которого соединена с группой входов проверяемогои эталонного блоков, группа выходовпервого счетчика соединена с первойгруппой входов блока управления,первая группа выходов которого соединена с группой входов первого счетчика, выход которого соединен с первым входом блока индикации, перваягруппа входов которого соединена спервой группой входов блока управле"ния имитацией неисправностей, перваягруппа выходов которого соединена свторой группой входов блока управления, вторая гоуппа входов блокауправления имитацией неисправностейсоединена с первой группой выходов .имитатора неисправностей, вторая груп"па выходов которого соединена с группой входов эталонного узла, группавыходов которого соединена соответст"венно с первой группой входов второ"го блока сравнения, вторая группавходов которого соединена соответственно с первой группой входов имита-тора неисправностей, с группой выходов блока усилителей, группа входовкоторого соединена с группой выходовконтактного блока, группа входов которого соединена с группой выходовпроверяемого узла, первый выход блокауправления имитацией неисправностейсоединен с входом второго счетчика,группа выходов которого соединена со259 14 этого блока; на элементы 25 И, обеспечивающие Фиксацию номера входногонабора, на котором обнаружена неисправность. Информация о номере этоговходного набора с выхода элементов25 И поступает в блок 20 управления.После того как блок 3 вырабатывает всевозможные входные воздействия, сблока 10 в блок 20 поступает команда о введении новой, неисправности.Блок 20 выдает команду в счетчик 18,увеличивая его содержание на единицуи тем самым обеспечивая введение но"вой неисправности. Дальнейшая работаустройства будет аналогична. С введе"нием последней неисправности, сосчетчика 18 выдается команда на Формирователь 17 импульсов считывания.В блоке 21 памяти в результате анализа неисправностей на всех возмож.ных входных воздействиях образовался массив исходных данных для определения теста, С поступлением запускающего импульса на блок 17, он начинает Формировать импульсы считывания,которые поступают в блок 21 и 22. Сблока 21 памяти считывается информация о количестве неисправностей, определяемых на каждом входном наборе, эта информация в блоке 22 определения теста суммируется и выделяется входное воздействие, определяю"щее максимальное количество неисправностей. Информация о номере входноговоздействия, определяющего максимальное количество неисправностей,поступает с блока 22 в блоки 20 и 21.Поступившая информация обеспечиваетобнуление ячеек памяти в блоке 21,которые соответствуют входному воздействию, определяющему максимальноеколичество неисправностей, и узлов 61памяти тех входных воздействий, неисправности которых уже определенывходным воздействием, содержащим максимальное количество единиц. Послеэтого блоком 22 совместно с блоком 17определяется следующее входное воздействие, содержащее максимальное ко"личество единиц, только уже на новоммассиве данных блока 21. Этот процессбудет продолжаться до тех пор, покавесь массив памяти блока 21 не станетнулевым, что послужит сигналом дляпрекращения процесса определения теста. Таким образом, в блоке 20 будутзафиксированы входные тестовые воздействия проверяющего теста и эталонные значения выходной Функции. 13 - 1037 циала хотя бы на одном выходе проверяемой схемы за пределы допусков дпян 1 нн 0, В обоих случаях счетчик 9 Фиксирует номер такта теста, в котором обнаружена неисправность проверяемого блока.При работе устройства во втором режиме, т.е. при определении одного из минимизированных проверяющих тактов, по команде с блока 20 управле О ния выдается команда на приведение блоков устройства в исходное состояние и проведение самопроверки устройства. После проведения самопроверки блок 20 управления выдает команду, 15 поступающую в счетчик 18 и с него в блок 16 имитации неисправностей. Блок 1 б выдает команду о введении первой неисправности в узел 15. С блока 18 сигнал одновременно поступает и в блок 21 о введении этой неисправ" ности в узел 15, поступающий с бло" . ка 16 имитации в блок 20, Если эта неисправность не будет проявляться хотя бы на одном из всех,возможных входных наборов, то номер этой неисправности запоминается в блоке 20 и выносится на индикацию в блок 24 с блока 20.По команде с блока 10 генераторы 1 З 0 и 2 с помощью блока 3 Формируют все возможные входные воздействия. Сигналы с выхода блока 3 одновременно поступают на дешифратор 23, С выхода дешифратора 23 импульсы поступают на вход группы 25 элементов И, подготавливая их к открытию. При наличии команды с блока 20, кото" рая выдается только во втором режиме, и несовпадении выходной Функции уз" ла 15 и проверяемого, входные последовательности поступают"на блок 21 памяти и регистр 26. С регистра 26 информация о номере входного воздействия, на которой Фиксируется неисправность, поступает в блок 20, и эта же информация поступает на группу 27 элементов И. Выходная информация группы 27 элементов И, соответствую" щая эталонному значению выходной функ" ции, поступает в блок 20. Блок 19 бу О дет выдавать выходной сигнал только тогда, когда будет Фиксироваться отличие выходной Функции проверяемого узла от выходной функции эталонного узла 15, с выхода блока 19 сигнал поступает в блок 20, Фиксируя факт наличия неисправности, в блок 21, разрешая запись единицы в ячейку памяти15 10372Преимуществом предлагаемого устройства перед известными является то, что оно позволяет автоматически, без математического описания проверяемого узла, зная только заданный класс не 5 исправностей, определить один из про" верянщих тестов; близкий .к минимальному, что позволит при егоприменении снизить расход ресурса проверяемой аппаратуры, а в связи с этим.экономи-о ческие расходы. Разработанное уст" . ройство такще может рещать и задачи 59 16определения эффективности случайных выбранных тестов, что делалось в известном устройстве, в этом случае в первый блок 21 памяти записываются не входные воздействия, а номер анализируемого случайного теста.Предлагаемое устройство позволяет автоматически проводить самопроверку устройства с целью определения его технического состояния перед началом определения проверяющего теста для заданной проверяемой схемы.ль Н. Торопов Иетелева Код Составит ва Техоед Итор А. Пов По ного комитета ений и открыт д. 4/5юеевеаьевроектная,аушска Фил Редактоо Г. Вол..Заказ б 012/51ВНИ Тираж О ПИ Государстве о делан изобреИосква ЖПП "Патент", г. Ужгород, ул37259 10 ответственно с второй группой входов имитатора неисправностей, вторая груп" па выходов блока управления имитацией неисправностей соединена с второй группой входов блока индикации, третья группа входов которого соединена . с третьей группой выходов блока управ" ления имитацией неисправностей, четвертая группа выходов которого соединена с четвертой группой входов блока индикации, пятая группа входов которого соединена с пятой группой выходов блока управления имитацией неис" правностей, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем определения минимизированного проверяющего теста, в устройство введены блок фор мирования импульсов считывания, блок памяти, две группы элементов И, блок определения теста, дешифратор, причем группа входов дешифратора соеди-, нена с группой выходов блока форми" рователей сигналов, выходы дешифра" тора соединены соответственно с первыми входами элементов И первой группы, вторые входы которых соединены с вторым выходом блока управления имитацйей неисправностей, первый вход которого соединен ". выходом второгО блока сравнения, с третьими входами элементов И первой группы, с управляющим входом Ьлока памяти, первая : группа информационных входов которо" го соединена с группой выходов второго счетчика, выход которого соединен с первым входом блошка формирования импульсов считывания, второй вход которого соединен с выходом блока па" мяти, с вторым входом блока управле" нияимитацией неисправностей, третья .группа входов которого соединена со" ответственно с первой группой выходов блока определения теста, вторая группа выходов которого соединена с вто" рой группой информационных входов био" ка памяти, группа выходов которого соединена с первой группой входов блока определения теста, вторая группа входов которого соединена с первой груп.- пой выходов блока формирования импульсов считывания, с группой управляющих входов блока памяти, вторая группа информационных входов которого соединена соответственно с выходами элементов И первой группы, соответствен" но с информационными входами регистра, управляющие входы которого соединены с третьим выходом блока управления имитацией неисправностей, четвертая группа входов которого соединенасоответственно с выходами регистра,с первыми входами элементов И второй группы, вторые входы которых соединены соответственно с группой выходов эталонного узла, выходы элементов И второй группы соединены соответственно с пятой группой входов блока управления имитацией неисправностей, выход блока определения тестасоединен с третьим входом блока формирования импульсов считывания, вторая группа выходов которого соединена с третьей группой входов блока определения теста. 2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления имитацией неисправностей содержит узел запуска, счетчик, переключатель, элемент ИЛИ, четыре регистра, триггер, три элемента И, группу элементов И, элемент НЕ, причемпервый вход первой группы входов блока соединен с первым входом узла запуска, второй вход которого соединенс выходом первого элемента И и является первым выходом пятой группы выходов блока, второй вход первой грчппы входов которого соединен со счетным входом советчика, установочныйвход которого соединен с выходом переключателя, с третьим входом узла запуска, с нулевыми входами первого,второго, третьего и четвертого регистров, с нулевым входом триггера и является третьим выходом блока, первыйвход которого соединен с первыми входами элементов И группы, с первым входом первого элемента И, второй вход которого соединен с выходом элемента НЕ, вход которого соединен с выходом элемента ИЛИ и является первым выходом Ьлока, второй выход которого соединен с выходом узла запуска, с вторыми входами элементов И группы, третьи входы которых являются соответственно второй группой входов блока, второй вход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом переполнения счетчика, с четвертым входом узла запуска, с первым входом третьего элементаИ, группа входов которого соединена соответственно с инверсивными выходами первого регистра,единичные входы которого соединены соответственно с выходами элементов Игруппы, третья группа входов блока соединена соответственно с единичнымивходами второго регистра, выходы которого являются четвертой группой выходов блока, четвертая и пятая группы входов которого соединены соответственно с единичными входами третьего. и четвертого регистров, выходы которых являются соответственно второй и третьей группами выходов блока, второй выход пятой группы выходов которого соединен с .выходом триггера, единичный вход которого соединен с выходом второго элемента И,третий выход пятой группы выходов блока соединен с выходом третьего элемента И, группа выходов узла.Запуска является первой группой выходов блока.3. Устройство по пп.1 и 2, о т л ич а ю щ е е с я тем, что узел запуска содержит элемент И, элемент ИЛИ, триггер, переключатель, причем выход переключателя соединен с первым входом элемента И, второй вход которого является первым входом узла, второй вход которого соединен с первым входом элемента ИЛИ, второй вход которого является третьим входом узла, четвертый вход, которого соединен с третьим входом элемента ИЛИ, выход которого соединен с нулевым входом триггера и является первым выходом группы выходов узла, второй выход первой группы выходов которого соединен с инверсным выходом триггера, с третьим входом элемента И, выход которого соеди нен с единичным входом триггера, пря" мой выход которого является выходом узла. 1. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что блок Формирования импульсов считывания содержит элемент. задержки, элемент НБ, элемент И, два генератора тактовых импульсов, два счетчика, два дешиФрдтора, две группы элементов И, причем первый вход блока соединен с входом элемента задержки, выход которого соединен с первым входом элемента И, второй входкоторого соединен с выходом элемента НЕ, вход которого является вторым входом блока, выход элемента И соединен с управляющим входом первого генератора тактовых импульсов, выход которого соединен со счетным входом первого счетчика, с первыми входами элементов И первой группы, вторые входы которых соединены соответственно с выходами первого дешиФ- ратора, входы которого соединены с, выходами разрядов счетчика, выходпереполнения которого соединен с управляющим входом второго генератора тактовых импульсов, выход которого соединен со счетным входом второго счетчика, с первыми входами элементов И второй группы, вторые входы которых соединены соответственно с выходами второго дешиФратора, входы которого соединены с выходами разрядов второго счетчика, вход сброса которого соединен с входом сброса первого счетчика и является третьим входом блока, выходы элементов И первой и второй групп являются соответ-, ственно выходами первой и второй .групп блока.5. Устройство по и, 1, о т л ич а ю щ е е с я тем, что блок определения теста содержит два элемента ИЛИ, элемент задержки, счетчик,Дп +1 группу элементов И 1,где ь - число входных воздействий ), дешиФратор,ь регистр, Формирователь импульсов, причем первая группа входов блока соединена с входом первого элемента ИЛИ, с входами второго элемента ИЛИ, выход которого соединен с входом элемента задержки, с первыми входами элементов И первой группы, вторые входы которых соединены с выходами счетчика, счетный вход которого соединен с выходом первого элемента ИЛИ, выход элемента задержки соединен с входом сброса счетчика, выходы элементов И первой группы соединены с входами дешиФратора, выходы которого соединены соответственно с первыми входами элементов И групп с второй поО+11-ую, вторые входы ко" торых являются соответственно второй группой входов блока, выходы элементов И группы с второй по (и+11-ую соединены соответственно с единичными входами регистра, нулевые входы которого соединены с выходом узла фо 1 мировдния импульсов и Являются вы ходом блока, выходы регистра соединены соответственно с инФормационными входами узла Формирования импульсов, первая и вторая группы выходов которогоявляются соответственно первой и второй группами блока, третья группавходов которого соединена соответственно с управляющими входами узлаФормирования импульсов.1 10372Изобретение относится к автоматике и вычислительной технике и можетбыть использовано для определения про"веряющих тестов сложных комбинационных схем.5Известно устройство для контроляи поиска неисправностей комбинационных схем, содержащее источник питания, блок Фиксации неисправностей,коммутатор переменных логических функОций, коммутатор переменных инверсныхлогических Функций, коммутирующие элементы, которые через электронные ключи, управляющие входы которых черезэлементы ИЛИ соединены с входами шагового коммутатора и с выходными ши"нами другой группы данного коммутато",ра, соединяющиеся с входными в другомвклоценном положении тех же коммутирующих элементов с управляющими входами диагностируемой схемы, Нагрузкойдиагностируемой схемы является блокФиксации неисправностей, входы которого церез коммутирующие элементы,коммутатора конъюнкций подключены к .одноименным входам шагового коммута"тора, в каждом положении которогоисточник питания подключен к однойиз входных шин одного матричного ком"мутатора совместно со всеми входнымишинами и входами всех элементов ИЛИдругого коммутатора 1 1,Недостатком указанного устройстваявляется невозможность его применениядля контроля сложных комбинационныхсхем. 35 Наиболее близким по технической сущности к предложенному является устройство для контроля цифровых модулей и проверки качества тестов, соО держащее генератор псевдослучайных последовательностей, блок дискриминаторов, первый блок сравнения, контактный блок, блок усилителей, сменную плату с эталонной интегральной схе мой, два имитатора неисправностей, счетчик тактов, основной блок управ" ления, счетчик неисправностей, вто" рой и третий Ьлоки сравнения, регистр длины теста, регистр и дополнительный блок управления, причем первый выход основного Ьлока управления соединен со входом генератора синхронизации и с одноименными входами генератора псевдослучайных последовательностей, блока Формирователей, блока дискриминаторов и первого блока сравнения,первый вход - с одноименным выходом блока дискриминаторов, а второй вход 59 2с выходом первого блока сравнения,первый и второй входы которого соединены с шиной выходных сигналов эталонного модуля и вторым выходом блока дискриминаторов соответственно,второй выход блока дискриминаторовсоединен с шиной выходных сигналовконтролируемого модуля, первый выходгенератора синхронизации соединен свторым входом блока формирователей,второй выход - с одноименным входомгенератора псевдослуцайных последовательностей, выход которого соединенс третьим входом блока формирователей, выход которого соединен с шинойвходных сигналов контролируемого иэталонного модулей. Первый выход дополнительного блока управления соединен с одноименным входом регистрадлины теста и третьим входом основного блока управления, второй и третий выходы - со входами счетчика неисправностей и регистра результатасоответственно, первый вход - с выходом второго Ьлока сравнения и третьим выходом основного блока управления, второй вход - с первыми входами первого и второго имитаторов неисправностей и выходом счетчика неисправностей, третий вход - с выходом регистра результата, а четвертыйвход " с выходом третьего блока сравнения, первый вход которого соединенс выходом блока усилителей и вторымвходом первого имитатора неисправностей, а второй - вход - с выходом второго имитатора неисправностей, второйвход которого соединен с выходом эталонной схемы сменной платы, входкоторой соединен с выходом эталоннойсхемы сменной платы, вход которойсоединен с выходом первого имитаторанеисправностей, вход блока усилителейсоединен с выходом контактного блока,вход которого соединен с шиной входных и выходных сигналов интегральных схем модуля, выход регистра длины теста соединен с первым входомвторого блока сравнения, второй входкоторого соединен с одноименным входом регистра длины теста и первым выходом счетчика тактов, второй входи первый вход которого соединен с четвертым входом и вторым выходом основного Ьлока управления соответственно,дополнительные входы - выходы счетчика тактов, регистра длины теста,регистра результата, дополнительногои основного блоков управления соедикоторого соединен с первым входом блока индикации, первая группа входовкоторого соединена с второЙ ".группойвыходов блока управления, третья группа выходов которого соединена с первой группой входов блока управления имитацией неисправ"ностей, первая группа выходов которого соединена с второй группой входом блока управления, вторая груп"м па входов блока управления имитациеи неисправностей соединена с первой группой выходов имитатора неисправностей, вторая группа выходов которого соединена с группой входов эталонно" го узла, группа выходов которого соединена соответственно с первой группой входов второго блока сравнения, вторая группа входов которого соединена соответственно с первой группой входов имитатора .ненсврввностей, с группой выходов блока усилителвц, группа входов которого соединена с группой выходов контактного блока, группа входов которого соединена с группой выходов проверяемого узла, первый выход блока управления имитацией неисправностей соединен с входом второго счетчика, группа выходов которого соединена соотеатстеенно с второй группой входов. имитатора неисправностей, вторая группа выходов блока управления имитацией неисправностей соединена с второй группой входов блока индикации, третья груп" па входов которого соединена с третьей группой выходов блока управления имитацией неисправностей, четвертая группа выходов которого соединена с четвертой группой входов блока индикации, пятая групяа входов которого соединена с пятой группои выходов блока управления имитацивй неисправноствй, введены блок Формирования импульсов считывания, блок памяти, две группы элементов И, блок определения теста, дешифватор, причем группа входов дешиФратора соединена с группой выходов блока формирователей сигналов, выходы дешифратора соединены соответственно с первыми входами элементов И первой группы, вторые входы которых соединены с вторым выходом блока управления имитацией неисправностей, первый вход которого соединен с выходом второго блока сравнения, с третьими входами элементов И первой группы, с упрввля 40 3 . 1037259 4иены с шиной сигналов индикации и пуль- пой входов первого счетчика, выходта управления 2 Д.Недостатком известного устройства является невозможность егоприменения для логического определения одного из минимальных проверяющих тестов или близкого к нему дляпроверяемого блока, так как в устройстве анализируются только случайно выбранные тесты, а сами тесты не 1 Оопределяются,. Целью изобретения является расширение Функциональных возможностей путем определения минимизированногопроверяющего теста. 15Поставленная цель достигается тем,что в устройство для контроля цифровых блоков, содержащее генераторпсевдослучайных последовательностей,задающий генератор, блок Формирователей сигналов, блок дискриминаторов,два блока сравнения, два счетчика,блок управления, блок управления имитацией неисправностей, контактныйблок, блок усилителею, эталонный 25узел, имитатор неисправностей, блокиндикации, причем первый выход блокауправления соединен с входом задающего генератора, с управляющим входомгенератора псввдослучайных последова" Зтельностей, второй выход блока управления соединен с управляющим входомблока Формирователей сигналов,третий выход блока управления соединен суправляющим входом блока дискриминаторов, с управляющим входом первогоблока сравнения, первый вход блокауправления соединен с первым выходомблока дискриминаторов, второй входблока управления соединен с выходомпервого блока срввнения, первый ивторой входы которого соединены соответственно с выходом эталонногоблока и вторым выходом блока дискриминатовов инФормационный вход которого соединен с выходом проверяемогоблока, выход задающего генератора соединен с тактовым входом блока Формирователей сигнелоа, с вторым входомгенераторв псевдослучайных последовательностей, группа выходов которогосоединена с группой инФормационныхвходов блока Формирователей сигналов,группа выходов которого соединена сгруппой входов проверяемого и эталонного блоков, группа выходов первого Ысчетчика соединена с первой группойвходов блока управления, первая группа выходов которого соединена с груп 5 10372ющим входом блока памяти, первая группа информационных входов которогосоединена с группой выходов второгосчетчика, выход которого соединен спервым входом блока формирования импульсов считывания,второй вход которого соединен с выходом блока памяти, с вторым входом блока управления имитацией неисправностей, третья группа входов которого соединена 10соответственно с первой группой выходов блока определения теста, вто"рая группа выходов которого соединена с второй группой информационныхвходов блока памяти, группа выходовкоторого соединена с первой группойвходов блока определения теста, вторая группа входов которого соединенас первой группой выходов блока Форми рования импульсов считывания, с груп Опой управляющих входов блока памяти,вторая группа информационных входовкоторого соединена соответственнос выходами элементов И первой группы,соответственно с информационными вхо" 2дами регистра, управляющие входы которого соединены с третьим выходом.блока управления имитацией неисправностей, четвертая группа входов которого соединена соответственно с вы"ходами регистра, с первыми входамиэлементов И второй группы, вторью вхооды которых соединены соответственнос группой выходов эталонного узла, выходы элементов И второй группы соединены соответственно с пятой группой З 5входов блока управления имитацией неисправностей, выход блока определениятеста соединен с третьим входом блока Формирования импульсов считывания,вторая группа выходов которого соедиОнена с третьей группой входов блокаопределения теста,Блок управления имитацией неисправ" ностей содержит узел запуска, счетчик45 переключатель, элемент ИЛИ, четыре регистра, триггер, три элемента И, группу элементов И, элемент НЕ, причем первый вход первой группы входов блока соединен с первым входом узла запуска, второй вход которого соединен с выходом первого элемента И и является первым выходом пятойгруппы выходов блока, второй вход первой группы входов которого соединен со счетным входом счетчика, установоч ный вход которого соединен с выходом переключателя, с третьим входом узла запуска, с нулевыми входами первого,59 ьвторого, третьего и четвертого регистров, с нулевым входом триггера и является третьим выходом блока, первый вход которого соединен с первыми входами элементов И группы, с первым входом первого элемента И, второй вход которого соединен с выхо" дом элемента НЕ, вход которого со" единен с выходом элемента ИЛИ и является первым входом блока, второй вы" ход которого соединен с выходом узлазапуска, с вторыми входами элемен-. тов И группы, третьи входы которых яв" ляются соответственно второй группой входов блока, второй вход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом переполнения счетчика, с четвертым входом узла запуска, с первым входом третьего элемента И, груп" па входов которого соединена соответственно с инверсивными выходами первого регистра, единичные входы которого соединены соответственно с выходами элементов И группы, третьв группа входов блока соединена соответ" ственно с единичными входами второго регистра, выходы которого являются четвертой группой вцходов блока, чет" .вертая и пятая группы входов которого соединены соответственно с единичными входами третьего и четвертого регистров, выходц которых являются соответственно второй и третьей группами выходов блока, второй выход; пя" той группы выходов которого соединен с выходом триггера, единичный вход которого соединен с выходом второго элемента И, третий выход пятой группы выходов блока соединен с выходом третьего элемента И, группа выходов узла запуска является первой группой выходов блока.Узел запуска содержит элемент И, элемент ИЛИ, триггер, переключатель, причем выход переключателя соединен с первым входом элемента И, второй вход которого является первым входом узла, второй вход которого соединен с первцм входом элемента ИЛИ, вто"рой вход которого является третьим входом. узла, четвертый вход которо- го соединен с третьим входом элемента ИЛИ, выход которого соединен с нулевым входом триггера и является первым. выходом группы выходов уз" ла, второй выход первой группы выходов которого соединен с инверсным выходом триггера, с третьим входом эм7 10372 мента И, выход которого соединен с единичным входом триггера, прямой выход которого является выходом узла.Причем блок Формирования импульсов. считывания содержит элемент задержки, элемент НЕ, элемент И, два генератора тактовых импульсов, два счетчика, два дешиФратора, две группы элементов И, причем первый вход .блока соединен с входом элемента 1 О .задержки,: выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, вход которого является вторым входом блока, выход элемента И 15 соединен с управляющим входом первого генератора тактовых импульсов, вы-ход которого соединен со счетным вхо" дом первого счетчика, с первыми входами элементов И первой группы, вторые входы которых соединены соответственно с выходами первого дещифрато ра, входы которого соединены с выходами разрядов счетчика, выход пере" полнения которого соединен с управлявцим входом второго генератора тактовых импульсов, выход которого соединен со счетным входом второго счетчика, с первыми входами элементов И второй группы, вторые входы которых соединены соответственно с выходами второго дешиФратора, входы которого соединены с выходами разрядов второго счетчика, вход сброса которого соединен с входом сброса первого счетчика и является третьим входом блока,35 выходы элементов И первой и второй групп являются соответственно выхода" ми первой и второй групп блока.Кроме того, блок определения тестасодержит два элемента ИЛИ, элемент задержки, счетчик 1,п +1 1 группу элементов И, где ь " число входных воз" действий , дешйФратор, регистр, Формирователь импульсов, причем первая группа входов блока соединена с вхо 45 дами первого элемента ИЛИ, с входами второго элемента ИЛИ, выход кото" рого соединен с входом элемента задержки, с первыми входами элементов И первой группы, вторые вхьды которых соединены с выходами счетчика, счетный вход которого соединен с выходом первого элемента ИЛИ, выход эле" мента задержки соединен с входом , сброса счетчика, выходы элементов И 55 первой группы соединены с входами дешиФратора, выходы которого соединены соответственно с первыми входами элементов И групп с второй по(и+11-ую, вторые входы которых явля"ются соответственно второй группой входов блока, выходы элементов И группы с второй по(п+1) -ую соединены соответственно с единичными входами регистра, нулевые входы которого со" единены с выходом узла Формирования импульсов и являются выходом блока, выходы регистра соединены соответственно с инФормационными входами уз-.ла Формирования импульсов, первая и вторая группы выходов которого являются соответственно первой и второй группами блока, третья группа входов которого соединена соответственно с управляющими входами узла формирования импульсов.На Фиг, 1 представлена структурная схема предлагаемого устройства;на Фиг, 2 - блок Формирования импульсов считывания; на Фиг, 3 - блок определения теста; на Фиг, Й - Формирователь импульсов;на Фиг. 5 " блок памяти; на Фиг, 6 - схема блока управления имитацией неисправностей;на Фиг. 7 - узел запуска; на Фиг. 8- схема блока управления; на Фиг. 9 " имитатор неисправностей;,Устройство содержит генератор 1 псевдослучайных последовательностей, задающий 2 генератор, блок 3 Формирователей сигналов, выход Й блока Формирования сигналов, вход 5 блока дискриминаторов, блок 6 дискриминаторов, первый вход 7 блока 8 сравнения, счетчик 9, блок 10 управления, груп" па 11 входов контактного блока, контактный блок 12, блок 13 усилителей, сменная плата 14, эталонный узел 15, имитатор 16 неисправностей, блок 17 Формирования импульсов считывания,счетчик 18, блок 19 сравнения, блок 20 управления имитацией неисправностей,блок 21 памяти, блок 22 определения теста, дешиФратор 23, блок 21 индикации, группа 25 элементов И, регистр 26, группа 27 элементов И.Блок Формирования импульсов считывания содержит элемент 28 задержки элемент 29 НЕ, элемент НЕ 30, генератор 31 тактовых импульсов, счетчик 32, дешиФратор 33, группа 34 элементов И, генератор 35 тактовых импульсов, счетчик 36, дешиФратор 37, группа 38 элементов И.Блок определения теста содержит элементы 39, ЙО ИЛИ, элемент Ф 1 задержки, счетчик 12, группа В 3 элемен"9 1037тов И, дешифратор 14 группа 45 эле-,ментов И, регистр ч 6 формирователь 7импульсов.формирователь импульсов содержитуправляющие узлы ч 8 формирования им"пульсов, узлы 8 содержат элемент 9 И,элемент 50 задержки, элемент 51 НЕ,элемент 52 И,управляющий вход 53, ин"фоомационный вход 5 ч первый 55, вто;рой 56 выходы, группу 57 элементов ИЛИ, 1 оэлемент 58 ИЛИ, элемент 59 задержки,регистр 60.Блок памяти содержит узлы 61 памяти, входы 62-68 узлов памяти, выхо"ды 69-72 узлоВ памяти, ВыхОд 73 бло"ка, элементы 74-76 И,Блок управления имитацией неисправностей содержит первую группу 77 выходов, вторую группу 78 выходов, третью группу 79 Выходов, четвертую Груп пу 80 выходов, пятую групгу 81 выходов узел 82 запуска, счетчик 83,переключатель 81 элемент 85 ИЛИ,регистры 86-88, триггер 89, элемент 90 И, группу 91 элементов И, регистр 92 элемент 93 НЕ, элементы 9 95 И Узел запуска содержит элемент 96 И, триггер 97, элемеят 98 ИЛИ, переключатель 99. 30Блок управления содержит элемент 100 И, триггер 101, элемент 102 ИЛИ генератор 103 импульсов, элемент 10 И, выход 105 элемента 1 О элемент 106 И триггер 107, элемент 108 ИЛИ, эле- З 5 мент 109 И, элемент 110 ИЛИ, триг" гер 111, дешиФратор 112, группа 113 элементов И, элемент 111 И, переключатель 115-117, элемент 118 ИЛИ.Имитатор неисправностей содержит переключатель 119, дешифратор 120 триггеры 121,122, элемент 123 И, триггер 12 ч, элемент 125 И, элемент 126 И, элемент 127 НЕ, элемент 128, 129 И, триггер 130, элементы 131, 132 И, элемент 133 НЕ, эль мент 13 ч И. Генератор 1,псевдослучайной последовательности обеспечивает равномерное распределение чисел в течение данного цикла проверки. Количество выходов генератора 1 псевдослучайных чисел определяется максимальным количеством входов проверяемого и эталонного блоков. 55адающий генератор 2 обеспечивает синхронизацию работы генератора 1 и блока 3 Формирователей. 259 10Блок 3 формирователей образует иподает на входы проверяемого и эталонного блоков последовательностьнаборов потенциальных сигналов, обеспечивая при определении минимизированного проверяющего теста всей совокупности возможных входных сигналов.Блок 6 дискриминаторов определяетлогическое значение сигнала на каждом выходе,Блок 8 сравнения служит для сравнения в каждом такте теста выходныхсигналов с блока 6 отражающих значение выходных сигналов проверяемойсхемы, с выходным значением эталоннойсхемы.Счетчик 9 служит для подсчета количества выработанных входных воздействий.Блок 1 О управления служит для управления работой блоков устройствв различных режимах,Контактный блок 12 служит для подключения входных сигналов проверяемо"го и эталонного узлов, при определении минимизированного проверяющеготеста.Блок 13 усилителей служят для усиления сигналов, поступающих на эталонный узел 15, в режиме определениятеста,оЭталонный узел 15 является идентич- -ным проверяемому,Имитатор 16 неисправностей предназначен для имитации неисправностей в случае релейно-контактных схем типа обрыва и короткого замыкания и в случае бесконтактных схем-неисправностей типа постоянный 0 или 1 на выходе элементаБлок 17 формирования импульсов считывания совместно с блоком 22 предназначен для определения одного из минимизированных проверяющих тестов.С счетчика 18 поступает сигнал на вход элемента 28 задержки. Введение элемента задержки необходимо для анализа устройством неисправностей, Выходной сигнал с элемента задержки поступает на элемент И, На вход элемента 29 НЕ поступает сигнал с блока 27 памяти, свидетельствующий о том, что все узлы 61 памяти блока 21 памяти находятся в нулевом состоянии, Выходной сигнал с элемента 29 НЕ поступает на второй вход элемента 30 НЕ, выходным сигналом с которого запускается первый генератор 3111 10372 тактовых импульсов. Импульсы с первого генератора 31 тактовых импульсов поступают на счетный вход счетчика 32, заполняя его. Выходные импульсы со счетчика 32 поступают на вход дешифратора 33. В соответствии с поступившей на вход кодовой комбинацией на выходе дешифратора 33 возбудится одна извыходных шин, Выходной сигнал с дешифратора 33 поступает на вход группц элементов 34 И. Количество элементов 34 И в группе определяется количеством выходов в дешифраторе 33. На второй вход группы 34 элементов И поступает сигнал с генератора 31 тактовых импульсов, обеспечивая синхронизацию выдачи сигналов импульсов, обеспечивая синхронизацию выдачи сигналов с дешифратора 33. Выходные сигналы группы 34 элементов И являются импульсами считывания, а также они являются управляющими входными сигналами для группы 45 элементов И блока 22 определения тестаКак только на выходе счет" чика 32 импульсов появится последняя комбинация, .то этим сигналом запускается второй генератор 35 тактовых импульсов. Частота его импульсов выбирается такой, чтобы в период следования между импульсами частоты генератора 31 опросить все разряды регистра 46 блока 22 определения теста. С выхода второго генератора 35 тактовых импульсов сигналы поступают на счетный вход счетчика 36 импульсов. Выходные сигналы со счетчика 36 поступают на дешифратор 37, выходные сигналы с которого поступают на входы группы 38 элементов И. На управляющие входы этих элементов по ступают импульсы с генератора 35 тактовых импульсов, обеспечивая синхронизацию выдачи. результатов дешифратора 37. Вцходные импульсы группы 38 элементов И поступают на Формирова тель 47 блока 22 определения теста. Сброс счетчиков 32 и 36 осуществляется по команде с Формирователя 47 блока 22. Останов счетчика 36 произойдет после сброса первого счетчика 32, 50 Блок 17 прекратит свое работу после того, как блок 21 памяти выдает сигнал на элемент 29 НЕ, о том что все узлы памяти блока 21 находятся в нулевом состоянии ( т.е. записана нуле вая информация).Узел 82 блока 20 обеспечивает выдачу команды на запуск устройства 59 12в режиме определения теста, тем самым выдавая управляющие команды наблоки 10 и 24, а также выдает управляющую команду на группу 2 элементов И.Блок 21 памяти предназначен дляхранения номеров входных воздейст"вий,на которых проявляется заданнаянеисправность, Объем блока 21 определяется максимальным количествомвходных воздействий проверяемых узлов и количеством возможных неисравностей.Устройство работает следующим образом.В его работе предусмотрено два режима: первый режим в . режим контроля,второй режим - режим определения минимизированных тестов для комбинационных схем.При использовании устройства в первом режиме, входы проверяемого блокаи эталонного подключаются параллельно к блоку 3 формирователей входныхсигналовФПосле ручного запуска блока 10 управления этот блок приводит в исходное состояние все остальные блокиа затем включает генераторы 1 и 2. Па"следовательности сигналов, вырабатываемые этими генераторами, поступаютна блок.3 Формирователей входных сигналов, которые образуют и подают навходы проверяемого и эталонного блоков последовательность наборов потенциальных сигналов, После установки навходах блоков набора потенциалов, соответствующих текущему такту теста,блок 10 увеличивает на единицу содержимое счетчика 9,Сигналы на выходах проверяемогоблока в каждом такте теста анализи"руются блоком 6 дискриминаторов, ко-,торые определяют логическое значение сигнала на каждом выходе.Выходные сигналы блока 6 дешифраторов, отражающие значения выходовпроверяемого блока, сравниваются вкаждом такте теста блоком 8 сравнения с выходными сигналами эталонного блока. При обнаружении неравенст"ва блок 8 выдает соответствующий синал в блок 10 управления, которыйвключает генераторы 1 и 2, останавливая тем самым тест, и сигнализируя ( в блоке индикациио неисправности проверяемого блока, Аналогичная реакция блока 10 имеет место посигналу блока 6 при отклонении потен