Устройство для реализации временных булевых функций

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 50 4 С 06 Р 15/31 ПИСАНИЕ ИЗОБРЕТЕН ЬСТВУ К АВТОРСКОМ ошин СССР1965,ССР974.ССР1981. Я РЕАЛИЗАЦИКЦИЙ УСТРОЙСТВОХ БУЛЕВЫХ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для решениязадач логического управления, описываемых системой временных булевыхфункций. Цель изобретения - уменьшение аппаратурных затрат, Поставленйая цель достигается тем, что устройство содержит блок коммутации 3, операционный блок 1, блок оперативнойпамяти 2, блок постоянной памяти 6,блок формирования временных задержек4 и блок управления 5, 1 з.п. ф-лы,4 ил.1, 12903Изобретение относится к автоматике и вычислительной технике и может быть использовано для решениязадач логического управления, описываемых системой временных булевыхфункций.Цель изобретения - снижение аппаратурных затрат на реализацию устройства,На фиг, 1 представлена блок-схема устройства для решения логических задач по временным булевым функциям; на фиг. 2 - функциональныесхемы блока управления и операционного блока; на фиг, 3 - функциональная схема блока формирования временных задержек; на Фиг. 4 - временнаядиаграмма работы блока временных задержек,Устройство содержит операционныйблок 1, блок 2 оперативной памяти,блок 3 коммутации, блок 4 формирования временных задержек, блок 5 управления, блок 6 постоянной памяти,с первой по седьмую группы выходов7-13 блока управления, вход 14 команды блока управления, первый, второй, третий информационные входы 15,16 и 17 операционного блока, первый,второй, третий информационные выходы18,19,20 операционного блока, первый, 3 Овторой, третий выходы 21, 22 и 23шестой группы блока управления, Операционный блок содержит первый ивторой коммутаторы 24 и 25 вычисле"ния булевых Функций, узел 26, дешифратор27, Блок управления содержит генератор 28 тактовых импульсов, делитель 29 частоты, первый и второйсчетчики 30 и 31, регистр 32, Блокформирования временных задержек содержит узел 33 постоянной памяти,схему 34 сравнения, первый и второйузлы 35 и 36 оперативной памяти,первый, второй и третий триггеры 37,38 и 39, первый и второй сумматоры4540 и 41, элемент ИЛИ-НЕ 42, с первого по пятый элементы И 43-47, элемент НЕ 48,По заданному адресу соответствующая логическая переменная из блоков 2,3 и 4 поступает на входы 17,16 и 15 блока 1, в котором производятся вычисления логических функций по заданной программе. Результаты вычислений выдаются из блока 1 55в блоки 2, 3 и 4 на выходы 20, 19н 18,Блок оперативной памяти предназначен для хранения промежуточных 46 2результатов вычислений, Блок ввода" вывода предназначен для связи с периферийными устройствами (устройствами связи с объектом управления,пультом управления и пр .), Блок формирования временных задержек предназначен для реализации необходимых задержек выдачи сигнала согласно алгоритму функционирования,В узле 33 блока 4 хранятся коды длительности .используемых временных задержек, число разрядов которых определяется исходя из длительности данной задержки и величины допуска на минимальную задержку,Старшими разрядами адреса узлов 33 и 35 количество которых равнош и совпадает с адресными разрядами узла 36 определяется адрес временитной задержки, равный 2 . Младшими адресными разрядаьк узлов 33 и 35, количество котарых равно Н, определяется разрядность счетчика каждой временной задержки, При этом информация из ячеек памяти одноразрядныхузлов 35 и 33, поступающая на входысхемы 34 сравнения последовательново времени в соответствии с кодомадреса Пз в каждой временной задержке, соответствует разрядам счетчика, записанным в узле 33, и разрядам счетчика временной задержки, реализованного в узле 35. Разрядность счетчика временной задержкиНравна 2, при этом число разрядов счетчика временной задержки должнобыть не меньше числа разрядов кодов задержки максимальной длительности,В каждом коде адреса 11, соответствующем определенной временнойзадержке, осуществляется полный двоичный перебор кода адреса 11. При отработке временной задержки в каждом такте работы устройства требу,ется К=2 циклов "Запись - считывание" узла 35.Управление устройством осуществляется сигналом с выхода 20 операционного блока, При наличии логической единицы, поступающей через выход 20 в блок 4, отрабатывается определенная временная задержка.При отсутствии логической единицы ячейки памяти, соответствующие данной временной задержке в узлах 35 и 36, обнуляются,Код адреса определенной временной задержки с выхода 10 блока управления поступает на адресные346 4 1290 3входы узла 36, на адресные входыстарших разрядов узлов 33 и 35, Извсего массива ячеек памяти узлов 33и 35 кодом адреса Б выбираетсячасть массива ячеек памяти определенных подмассивов и поступает последовательно во времени в соответствии с кодом адреса Оъ на входысхемы 34 сравнения.Пусть исходное состояние данного 10подмассива ячеек памяти узла 35 нулевое. При нулевом коде адреса Б,1на выходе элемента 42 формируетсялогическая единица, СинхроимпульсомУ инФормация из узла 35 записывается в триггер 37, а также сбрасываются в нуль триггеры 39 и 38, Сбростриггеров 38 и 39 осуществляетсятолько при нулевом коде адреса Бр.При этом на второй вход сумматора 41 20поступает логическая единица, На выходе."Сумма по модулю 2" сумматора41 формируется логическая единица,а на выходе "Перенос" - логическийнуль, которые синхроимпульсом Бь записываются в узел 35 и триггер 38соответственно,В очередном коде адреса Б, разряды которого поступают с первоговыхода первого адресного счетчика 30блока управления и являются разрядаьк двоичного счетчика, на триггер37 синхроимпульсом Пс выхода узла35 записывается "0", на выходе элемента 42 также присутствует "0", асостояние триггера 38, зависящее отрезультата суммирования в предыдущем коде адреса 0, тоже нулевое.На обоих выходах сумматора 41 формируются 0, которые записываются 40в узел 35 и триггер 38 синхроимпуль-сом Б, В каждом такте работы устройства осуществляется полный двоичный перебор кода адреса Уз толькоодин раз, содержимое ячеек памяти 45данного подмассива выглядит послепервой выдачи команды данной временной задержки как 00001.При повторении команды на отработку той же временной задержки 50при нулевом коде адреса 11 перед записью информации в узел 35 и триггер 38 " 1" присутствует на двухвходах сумматора 41, На выходе "Перенос" сумматора 41 формируется "1 ю 55которая записывается в триггер 38,В узел 35 при этом в ячейку памятиданного подмассива, соответствующуюнулевому коду адреса Пр, эаписывается 0. В очередном коде адресаБ с выхода узла 35 в триггер 37записывается "0", а из триггера 38поступает результат суммирования впредыдущем коде адреса У - "1",Поэтому на выходе "Сумма по модулю 2" сумматора 41 формируется "1",которая записывается в узел 35. Втриггер 38 при этом записываетсялОцВ следующем коде адреса Ьд втриггер 37 с выхода узла 35 записывается "0". На все три входа сумматора поступает "0", поэтому в ячейку памяти данного подмассива, соответствующую коду адреса Бз, записывается "0", Содержимое ячеек памятиданного подмассива после второй выдачи команды на отработку временнойзадержки выглядит как 00010,Если команда на отработку временной задержки выдается в третийраэ, то при нулевом коде адреса Пв ячейку памяти узла 35, соответствующую этому коду адреса Ба, в данном подмассиве записывается "1", ав триггер 38 - "0". В следующем кодеадреса Б в триггер 37 записывается"1" с выхода узла 35. "1" присутствует только на одном иэ входов сумматора 41, поэтому в узел 35 записывается "1", а в триггер 38 - "О".При дальнейшем увеличении кодаадреса Б, в ячейки памяти данногоподмассива записывается "0". Содержимое ячеек памяти данного подмассива после выдачи команды на отработку временной задержки в третий развыглядит как 000 11,Есле ячейки памяти каждого подмассива узлов 35 и 33 рассматриватькак разряды двоичного счетчика, топосле каждой выдачи команды на отработку определенной временной задержки содержимое соответствующегодвоичногосчетчика, реализованного в узле 35, численно увеличивается на единицу,В узле 33 записан эталонный кодкаждой временной задержки. Информация из ячеек памяти, определяемыхкодом адреса О , в подмассиве, определяемом кодом адреса У,поступаетна входы одноразрядной схемы сравнения, При нулевом коде адреса Ьэ, когда на выходе элемента 42 формируется "1", и при совпадении информации,считываемой из узлов 33 и 35, надвух входах сумматора 40 присутствует "1", Синхроимпульсом Утриггер12903539 сбрасывается в нулевое состояние,поэтому на третьем входе сумматора40 присутствует "0", На выходе "Перенос" сумматора 40 формируется "1",которая синхроимпульсом Б, записывается в триггер 39, При этом синхроимпульс У, подается последним иэ синхроимпульсов Б, ц, Ц , чтобы операция сравнения на схеме 34 производилась. после операции суммирования на сумматоре 41, Если при всехкодах адреса Б после синхроимпульса П информация на входах схемысравнения совпадает, то у триггера30 сохраняется состояние 1, так 15как на первом входе сумматора 40присутствует "1" как результат сравнения, а на третьем его входе присутствует "1" как результат предыдущего суммирования на сумматоре 40. 20Если хотя бы при одном коде адресаУ,7 нет совпадения информации, считываемой из узлов 33 и 35, то в триггер 39 записывается "0", так как припервом несовпадении в данном подмассиве "1" присутствует только на третьем входе сумматора 40 как результат/предыдущего суммирования, Поэтому навыходе Перенос сумматора 40 формируется "0", который записывается в 30триггер 39. Даже при последующих совпадениях информации на входах схемы34 на выходе "Перенос" сумматора 40сохраняется "0", так как "1" поступает только в первый вход сумматора 40,В конце каждого двоичного перебора кода адреса У, когда все разряды Б равны "1", формируется синхроимпульс Б, которым записывается 40в узел 36 результат сравнения эталонного кода, записанного в узел 33, ссодержимым счетчика временной задержки, реализованного на узле 35.Наличие 1 в ячейке узла 36 свидетельствует о завершении отработкисоответствующей временной задержки,Если операционный блок выдает сигнал на отработку временной задержки,которая уже отработана, то на.выходеэлемента И 45 формируется "1", которая, поступая через элемент НЕ 48на первый вход элемента И 47, запрещает дальнейшее увеличение содержимого счетчика соответствующей временной задержки,При выдаче с выхода 20 "0", обнуляется соответствующий подмассивузла 35 и, так как эталонный код 46- 6всегда отличен от нуля, выявляется несовпадение информации на входах схемы сравнения. При этом же коде адреса 11 в соответствующую ячейку памяти одноразрядного узла 36 записывается 0.Генератор 28 импульсов вырабатывает импульсы напряжения стабильнойчастоты, По этим импульсам в делителечастоты формируются сетка синхроимпульсов, которые служат для синхронизации работы всего устройства, исинхроимпульсы, поступающие на выход 12 блока управления, которыеслужат для синхронизации работы блока 4, Первый адресный счетчик вырабатывает код адреса П который свыхода 13 блока управления поступает в блок 4, и тактовую частоту, поступающую на вход второго адресногосчетчика, который вырабатывает кодыадресов команд, с выхода 11 поступающие,в блок 6 для выбора команд.Выбранная команда через вход 14 поступает на регистр 32 команд.На коммутатор 24 через входы 15,16 и 17 поступают сигналы с блоков2,3 и 4. Коммутатор 25 с выходов 18,19 и 20 выдает результаты вычисленийв блоки 2,3 и 4,Дешифратор 27 кода операции поприходу кода операции расшифровываетего и выдает сигнал в узел 26 вычисления булевых функций, в которыйпоступают также выбранный входнойсигнал с коммутатора 24 и синхроимпульсы через выход 7 с блока 5 упр авленияПо приходу синхроимпульсов, входных сигналов и расшифрованного кода операции узел 26 производит решение уравнения, определяющего условия включения блока 4. Результат решения через коммутатор 25 поступает в блок 4 через выход 20.Для выдачи управляющего воздействия в блок 3 временной сигнал из блока 4 через коммутатор 24 посту-. пает на вход узла 26. В узле 26 происходит решение уравнения, представленного в виде временной булевой функции, и результат решения через коммутатор 25 выдается в блок 3. Таким образом, решаются задачи логи" ческого управления, описываемые системой уравнений временных булевых функций,12 1, Устройство для реализации временных булевых функций, содержащее блок постоянной памяти, блок оперативной памяти, блок коммутации, блок управления и операционный блок, первый информационный вход операционного блока подключен к выходу блока оперативной памяти, второй информационный вход операционного блока подключен к первому выходу блока коммутации, входы команды первой, второй и третьей групп операционного блока подключены соответственно к выходам первой, второй и третьей групп блока управления, первый информационный выход операционного блока подключен к информационному входу блока оперативной памяти, второй информационный выход операционного блока подключен к первому информационному входу блока коммутации, выходы четвертой группы блока управления подключены к управляющим входам блока коммутации и адресным входам блока оперативной памяти, выходы пятой группы блока управления подключены к адресным входам блока постоянной памяти, выход которого подключен к входу команд блока управления, второй выход и второй информационный вход блока коммутации подключены соответственно к информационному выходу и информационному входу устройства, о т л и ч а ю - щ е е с я тем, что, с целью уменьшения аппар атур ных з атр ат, оно содержит блок формирования временных задержек, выходы четвертой группы блока управления подключены к адресвым входам первой группы блока формирования временных задержек, первый, второй, третий выходы шестой группы блока управления подключены соответственно к первому, второму и третьему синхровходам блока формирования временных задержек, выходы седьмой группы блока управления подключены к адресным входам второй группы блока формирования временных задержек, выход блока формирования временных задержек подключен.к третьему информационному входу операционного блока, третий информационный выход которого подключен к входу запуска блока формирования временных задержек, при этом блок формирования временных задержек содержит .узел по 7 Формула изобретения90346 8стоянкой памяти, два узла оперативной памяти, три триггера, два сумматора, схему сравнения, элемент НЕ,элемент ИЛИ-НЕ, пять элементов И,адресные входы первой группы блокаформирования временных задержек подключены к адресным входам первойгруппы узла постоянной памяти, к адресным входам первой группы первого 10 узла оперативной памяти и к адресным входам второго узла оперативнойпамяти, адресные входы второй группы блока формирования временных задержек подключены к адресным входамвторой группы узла постоянной памяти, к адресным входам второй группыпервого узла оперативной памяти, квходам с первого по И-й, где Нразрядность адреса переменной, эле мента ИЛИ-НЕ и к входам с первогопо М-й первого элемента И, вход запуска блока формирования временныхзадержек подключен к первым входамвторого и третьего элементов И, пер вый си ровход блокд фор ров сиявременных задержек подключен к первому входу четвертого элемента И ик синхровходу первого триггера, второй синхровход блока формирования З 0 временных задержек подключен к первому входу пятого элемента И и ксинхровходу второго триггера, третийсинхровход блока формирования временных задержек подключен к (К+1)-му 35 входу первого элемента И и к синхровходу третьего триггера, выход первого узла оперативной памяти подключен к первому входу схемы сравнения и к информационному входу пер вого триггера, выход узла постояннойпамяти подключен к второму входу схемы сравнения, выход которой подключен к первому информационному входупервого сумматора, выход второго уз-.45 ла оперативной памяти подключен квторому входу третьего элемента И ик выходу блока формирования временных задержек, выход первого триггера подключен к первому информационно му входу второго сумматора, выходпереноса которого подключен к информационному входу второго триггера, выход которого подключен к второмуинформационному входу второго сум матора, выход элемента ИЛИ"НЕ подключен к второму информационномувходу первого сумматсра, к третьемуинформационному входу второго сумматора и к второму входу четвертого12903 9. элемента И, выход переноса первогосумматора подключен к информационному входу. третьего триггера и к информационному входу второго узла.,оперативной памяти, выход третьеготри гге р а подключен к третьему информационному входу первого сумматора, информационный выход второгосумматора подключен к второму входувторого элемента И, выход первогоэлемента И подключен к входу чтениявторого узла оперативной памяти, выход второго элемента И подключен кинформационному входу первого узлаоперативной памяти, выход третьегоэлемента И подключен к входу элемента НЕ, выход которого подключен квторому входу пятого элемента И,выход которого подключен к входучтения первого узла оперативнойпамяти, выход четвертого элемента Иподключен к входам установки в нульвторого и третьего триггеров,2, Устройство по п. 1, о т л и -ч а ю щ е е с я тем, что опера-.ционный блок содержит два коммутатора, дешифратор и узел вычислениябулевых функций, входы первой группыкоманды операционного блока подключены к синхровходу узла вычислениябулевых функций, стробирующему входу дешифратора, входы второй группыкоманды операционного блока подключены к информационным входам дешифратора, входы третьей группы команды операционного блока подключены куправляющим входам первого и второгокоммутаторов, первый, второй и третий информационные входы онерацион"ного блока подключены соответственно к первому, второму и третьему информационным входам первого коммутатора, выход дешифратора и выходпервого коммутатора подключены со 4610ответственно к входу кода операциии к информационному входу вычисления булевых функций, выход которогоподключен к информационному. входувторого коммутатора, первый, второй и третий выходы второго коммутатора подключены соответственно кпервому, второму и третьему инфор"мационным выходам операционного блока,3, Устройство по и. 1, о т л и -ч а ю щ е е с я тем, что блок управления содержит генератор тактовых импульсов, делитель частоты,два счетчика и регистр, вход команды блока управления подключен к информационному входу регистра, выходы первой группы блока управленияподключены к выходам первой группыделителя частоты, выходы второйгруппы блока управления подключенык выходам поля кода операции регистра, выходы третьей группы блока управления подключены к выходам поляпризнаков адресации регистра, выходы четвертой группы блока управленияподключены к выходам поля адреса регистра, выходы пятой группы блокауправления подключены к информационным выходам первого счетчика, выходы шестой группы блока управленияподключены к выходам второй группыделителя частоты, выходы седьмойгруппы блока управления подключенык информационным выходам второгосчетчика, выход генератора тактовыхимпульсов подключен к тактовому входу делителя частоты, первый выходделителя частоты подключен к счетному входу второго счетчика, второйвыход делителя частоты подключен квходу чтения записи регистра, выход,переноса второго счетчика подключенк счетному входу первого счетчика, 1290346)рректор Г, Решетни каз 7904/48 Тираж 673 ПодпиВНИИПИ Государственного комитета СССРпо.делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/ о роизводственно-полиграфическое предприятие, г, Ужгород Проектн