Устройство для решения дифференциальных уравнений по неявной схеме переменных направлений

.т р СО АН СССР ство СССР 32, 198 во СССР 32, 1981, во СССР 32, 1980,ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС Г 10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ(54) УСТРОЙСТВО ДЛЯ РЕЖДЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ ПО НЕЯВНОЙСХЕМЕ ПЕРЕМЕННЫХ НАПРАВЛЕНИЙ(57) Изобретение относится к цифровой вычислительной технике, а именно к проблемно-ориентированным параллельным процессорам, Цель изобретения -увеличение быстродействия.Поставленная цель достигается тем,что устройство содержит матрицу размером К 1, арифметических блоков, блоксинхронизации. 7 ил.табл.1 0 0 0 0 0 0 О 0 0 ОФ В В Ф0 0 0 ФО 1 ОО 0 0 0 О 1 0 О 0 7 О 0 к к о о Ф о 7 8 9 10 1 12 13 14, 14, , 1414 15 16 17 18 19 120 121 122 123 124 25 126 127 28,12828;28 56 57 58 59 60 61 62 63 т6363 а ЬЭт 0 О 0 О О 0 0 0 0О 0 1 0 0 0 0 0 0 0 0 О 0 1 0 0 0 0 0 0 .0 0 0 0 0 00 0 1 0 В ФВ В В 1 О 0 0 1,0 0 0 0 0 0 0 1 0 1 0 О 00 0 0 О 0 0 0 0 0 О 0 1 0 О О 0 0 О 0 1 0 1 О 0 0О 0 О 0 0 00 1 0 О 0 1 0 0 О 0 О 0 1 О 0 О 0 0 1, 0 0 0 О 0 О О .1 О 0 1 0 О 0 0 0 0 0 0 4 В 0 0 ОО О 1 О О О О О О ОО, О О 1 0 0 0 0 0 О 0 О 10 0 0 0 0 О 0 О 0 0 ОО 0 О 0 0 0 0 0 1 0 0 0 0 О 1 1 О оиара столб"лов ннкропрограееоЯ иатрины 3 Соответс твувщие вмходмблоке управления 1 Соответствую щие управляищие входыарв 1 метнчес-кВФго блока 4191 290347 20Продолжение таблицы Номере столбцов мнхропро"гранино метрицм 113 Соответс твуммне выходыблохе улрввления 1 Соответствуввие улрввлямцие входы ариаметичес- ХУГО бЛОХВ а0 1 0 1 0 0 Щ ф Ю о10 0 О 0 1 0 ц ф а Э0 0 10 0 0. 1 0 0 0 1 О.0000 0 0 О О 0 0 00 1 0 0 1Ф 1 Ь 0 0 0 00,. 0 0 1 0 0 0 0 0 0 0 0 0 О 0 0 0 1 1О 0 Ф ФФ ФО 0 0 О 0 0 0 3 1 1 0 0 0 0 0 0 1 О 0 0 0 0 00 0 0 0 0 0 0 0 О 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 О 0 0 100 0 0 0 0 0 0 0 0 1, О 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 О О 0 0 0 0 0 0 0 0 0 О О 0 0 0 0 0 Иомера столбцов микролрограммиоЯ матривм 13 Соответствую"щие вмкодыблока улравления 1 Соответствую" щие управлянФ- щие влолм арифметического блока 41 290347 Фиг, 1 Составитель В.Смирнов дактор Ю.Петрушко: орректор Л. Патай хр ердоко Заказ одписное ИПИ Го по дел3035,а Производственно-полиграфическое предприятие, г Ужгород, ул, Проектная, 4 Тираждарстве изобрет ква, Жб 73ного коний и о митета СССРткрытийская наб., д. 45)29Изобретение относится к цифровойвычислительной технике, а именно кпроблемно-ориентированным параллель"ным процессорам,Целью изобретения является повышение быстродействия,На фиг. 1 приведена блок-схемаустройства, на фиг. 2 - структурнаясхема арифметического блока, нафиг. 3 - функциональная схема коммутатора, на фиг. 4 - схема первогосумматора, на фиг. 5 - схема второго сумматора; на фиг. 6 - схема третьего сумматора; на фиг. 7 - микропрограмма работы устройства,Устройство содержит блок синхронизации, выходы 2 результата устройства, матрицу 3 размером К 4 Е арифметических блоков 4, выход 5 блока1 управления, информационные входыб устройства, при этом арифметический блок 4 содержит коммутатор 7,с первого по восемнадцатый сдвигающие регистры 8-25 соответственно спервого по третий сумматоры 26, 27,28, с первого по четвертый элементыИ 29.1.1-29.1.4 1-й группы (1=1щ), пятый и шестой элементы И 29.1.5,29.1.6 первой группы, первый, второй и третий элементы И 29.щ+1.1,29,щ+1.3 (тп+1)-й группы, с первогопо (тп+1)-й элементы ИЛИ 29.1-. 29,тп+1,с первого по седьмой элементы И 30.т.)-30,т (тп+1+Х)-й группы, восьмойэлемент И 30,1,8 (щ+2)-й группы, спервого по четвертый элементы И 30,тп+1,1-30.щ+1.4 2(тп+1)-й группы, с(щ+2)-го по (2 тп+1)-й элементы ИЛИ,30.1-30,тп с первого по четвертыйэлементы И 31.1,1-31,1,4 2(пт+1)+1-йгруппы, пятый элемент И 31,1,5 (2 щ++3)-й группы, с первого по четвертый элементы И 31.щ+1.1-31.тп++1.4 3(щ+1)-й группы,с (2 тп+3)-гопо 3(тп+1)-й элементы ИЛИ 31.131,щ, группы 32-45 информационныхвходов, информационные выходы 46-49,.группы входов 50-61 разрешения фазрешений, вход 62 синхронизации,группу 63 входов разрешения этаповредукции.Группы 32, 33, 36, 37, 40 и 41информационных входов имеют по Квходов (К Г 1 од .К, группы 34, 35,38, 39, 42 и 43 - по Я входов (Я==1 ор 1,1), группа 44 - девять, агруппа 45 - четыре входа. Группа 63входов управления этапами редукции имеет Т входов (Т=макс(К,Я. 10 )5 20 25 30 35 40 45 50 55 2Коммутатор 7 (Фиг, 3) состоитиз четырех групп 64-67 логическихэлементов.Группа 64 содержит пять элементов ИЛИ 68-72 и пять групп 73-77элементов И. Группа 73 состоит издевяти элементов И, группы 74 и 75иэ К элементов И каждая, а группы76 и 77 - из Я элементов И каждая,Группа 73 содержит элементы И 73, -73, группы 4, 75, 76, 77 соответственно - элементы И 74,-74, 75, -75 п, 76, -76 , 77, -77 .Группа 65 содержит пять элементовИЛИ 78-82 и пять групп 83-87 элементов И . Группа 83 состоит из четырех элементов И, группы 84 и 85из К элементов И каждая, агруппы86 и 87 - из Я элементов И каждая.Группа 83 содержит элементы И 831834, группы 84, 85, 86, 87 соответственно - элементы И 84,-84, 85, -85, 86, -86 , 87, -87Группа 66 содержит пять элементов ИЛИ 88-92 и пять групп 93-97элементов И, Группа 93 состоит изчетырех элементов И, группы 94 и95 - из К элементов И каждая, агруппа 96 и 97 - из Я элементов Икаждаяп Группа 93 содержит элементыИ 93, -93 , группы 94-97 соответственно - элементы И 94,-94 , 95, -95,96,-96 , 97, -97Группа 67 содержит пять элементов ИЛИ 98-)02 и семь групп 103109 элементов И, которые состоят соответственно из пяти, трех, семи,трех, двух, восьми и двух элементовИ. Группа 103 содержит элементы И103, -103 , группа 104 - элементыИ 104, -104, группа )05 - элементыИ 105, -105 , группа 106 - элементы И 106, в 06, группа 107 - элементы И 107, -07 , группа 108 - элементы И 108, -)08 , группа 109 - элементы И 109-109Распределитель импульсов содержит регистр 110 кода операций, генератор 11) тактовых импульсов, дешифратор 112, узел 113 постоянной памяти,регистр 114 микрокоманд,первую группу выходов 115-126, тактовый выход 127, вторую группу выходов 128.Работа устройства иллюстрируется таблицей.При работе устройства происходит аппаратная реализация неявной схемы переменных направлений ПисманаРакфорда:).р(4) ц 41 +ц(1) П +(2+ (1 ц КЧ+ )111 (4 1, ) 1 ) 1) 2п=О , 1 , 2 ,где и - номер итерации или, - для нестационарных задач, - номер временного шага; - соответственно итерационный параметр или временной шаг;( 2 р,. 11). )р" 1 14 2 1, 215 выражаются через коэффициенты исходных дифференциальных уравнений и краевых условий, а также через шаги сетки.и+1)2В устройстве вычисления ц,. и 20 П 4ц" для каждой итерации выполняются параллельно для всех значений (1) в соответствующих арифметических блоках матрицы. Каждая итерация состоит из двух стадий. Первая ста дия - вычисление й.")2, вторая - вычисление ц,","Выполнение каждой стадии сводится к решению системы алгебраических уравнений с трехдиагональной матри- З 0 цей:-ах, +Ьх -схк=е1 с=1,М 3 (1)КНа первой стадии системы (1) решаются для каждого 1, причем На второй стадии система решает ся для каждого д, причем(1)К 1 К. К (КК 1 К 141 К 45Вычисления коэффициентов а , Ь с, я для первой и второй стадий составляет соответственно Фазы подготовки этих стадий. После фазы подготовки начинается фаза решения,В устройстве системы линейных уравнении решаются методом четко-нечетной редукции без обратного хода, В соответствии с этим методом на первой стадии выполняется К этапов ре 55 дукции (К 11 орК 1),.а на второй стадии Я этапов (8 По 4,11).Каждый этап редукции состоит из двух процедур: процедура 1 - приведение уравнений (1) к виду:Ч-) -(.1)-(-1) - (1 4 .-( 1;) (4.4) -ф) -2-)Решением уравнений (1) являетсязначение р , полученное на последнем-(а)этапе редукции: х=р для первой стадии и х =ф" для второй стадии,В устройстве все вычисления процедур 1 и 11 каждого этапа редукциипроизводятся параллельно для всехзначенийв соответствующих арифметических блоках матрицы.При выполнении процедуры 1 значения Ь=1/Ь вычисляются по итерационной формуле)1 ош 1, Ь =Ь, .Указанные вычисления выполняются в устройстве следуюшим образом,Перед началом решения задачи через вход 6 на входы 44 -44 группы 44 информационных входов ).,)-го арифметического блока 4 матрицы 3 подаются соответственно переменные(1) (2) (3) (4) (1) 2) ОР 1 Р Р 1( 1 Ч ,(1Ж,ц . Одновременно иэ блока 1 управления подается разрешающий сигнал на управляющие входы 59 всех арифметических блоков 4. После этих подготовительных действий, с выхода 127 импульсов синхронизации блока 1 управления на управляющие входы 62 всех арифметических блоков 4 подается серия из ш импульсов сдвига, В результате в регистры 8-16 каждого арифметического блоказаписываются значения соответствую(1 (2) Я (4)1 )Г,М,(2А. Первая стадия, фаза подготовки. Состоит из трех операций.А 11-я операция.Во время 1-й операции в каждом арифметическом блоке 4 на сумматоре26 вычисляется выражение х -(1 к, 1 ко%1 торое записывается в регистр 17,129034 5Кроме того, во время 1-й операции на регистр 23)принимается переменная ц" из соседнего верхнего арифметического блока и на сумматоре 27 вычисляется выражение Г , +р, ц", , 5 которое записывается в регистр 19,Во время выполнения всех операций первой стадии из блока 1 управления подается разрешающий сигнал на управляющий вход 54. Во время 1-й операции из блока 1 управления, кроме того, подается разрешающий сигнал на управляющий вход 50, Эти сигналы подготавливают к работе элементы И 29.1.5 и 29.ш+1.2 группы 2915 входных логических элементов сумматора 26, элементы И 30,1.1 (1=1,ш), а также 30.ш+1,3 группы 30 входных логических элементов сумматора 27, элементы И 73, группы 64 логических элементов коммутатора 7 и эле-менты И 1 ОЗЗ и 105, группы 67 логических элементов коммутатора 7.Затем из блока 1 управления подается серия из 2 ш импульсов сдвига. В результате выполняются следующие действия.На 1-й вход сумматора 26 через элемент И 29.1.5 поступает последовательно поразрядно содержимое регистра 15 (я ). Одновременно на (ш+)-й вход сумматора 26 через элемент И 29,ш+1.2 поступают (в обратном коде)соответствующие разряды содержимого регистра 3 (Ч. ), на ны(последовательно поразрядно) раэФность М-ц которая записывается н регистр 17 через элемент И 103 На вход регистра 23 через элемент 40 И 73 принимается: последовательно поразрядно) значение переменной ц с выхода 50 соседнего верхнего арифметического блока. С первого импульса серии сдвиговых импульсон 45 сумматор 27 начинает вырабатывать произведение содержимых регистра 23 (ц,.) и регистра 9 (р, ). Начиная с (ш+1)-го и до 2 ш-го импульса сдвига из блока 1 управления подается разрешающий сигнал на управляющий вход 61, который поступает на третий вход элемента И 30,ш+1,3 группы 30, Вследствие этого на (ш+ +1)-й вход сумматора 27 через эле 55 мент И 30.ш+1.3 начинает поступать (последовательно поразрядно) содержимое регистра 14 (Г, ), которое суммируется с вычисляемыми в этих тактах старшими разрядами произве)Т) ьдения р ц . . На выходе сумматорак к,).127 формируется выражение Г . +р ц ".к к) В 31 ) которое записывается н регистр 19.А 2, 2-я операция.Во время 2-й операции в каждом арифметическом блоке 4 на сумматоре 26 вычисляется выражение Х -ц)ц.)к к которое записынается н регистр 17Кроме того, во время 2-й операции на регистр 23 принимается переменная ц ". из соседнего нижнего арифк,)+метнческого блока и на сумматоре 27)И вычисляется выражение Г +р ц". +ч н к,) к) к)-+р . ц, которое записывается в регистр 19.Во время 2-й операции из блока 1 управления подается разрешающий сигнал на управляющий вход 51. В результате подготавливаются к работе элементы И 29.1.1 (1=Г,н) группы 29 входных логических элементов сумматора 26, элементы И 30.1.2 (1=1,ш), а также 30,ш+1,1 группы 30 входных логических элементов сумматора 27, элемент И 73 группы 64 логических элементов коммутатора 7 и элементы 103 и 105 группы 67 логических элементов коммутатора 7.,Затем подается серия из 2 ш импульсов сдвига, В результате сумматор 26 вырабатывает произведение содержимых регистра 16 (ц" ) и регистра 7, в котором по окончании 1-й операции находится величина Х -Чк ). Это произведение записыва )ется н регистр 17 через элемент и 1034На вход регистра 23 через элемент И 73 принимается (последонательно поразрядно) значение переменной ц",. с выхода 49 соседнего нижнего ариФметического блока. Сумматор 27 вырабатывает произведение содержимых регистра 23 (ц") и регистра 11 (р, Начиная с (ш+1)-го и до 2 ш-го импульса сдвига подается сигнал на управляющий вход 61, который отпирает элемент И 30.п)+1.1. На (ш+1)-й вход сумматора 27 начинает поступать содержимое регистра 19, в котором по окончании 1-й операции) (и) находится величина К) +р . ц На выходе сумматора 27 Формируется выэаписывается н регистр 19 через элемент И 105АЗ. 3-я операция.Во время 3-й операции в каждомарифметическомблоке 4 на сумматоре27 вычисляется значение 8 , котороек фзаписывается в регистр 20Одновременно,на сумматоре 28 вычисляется 5значение коэффициента Ь =ц".+ х, которое записывается в регистр 18,Кроме того, во время 3-й операциив регистры 17 и 19 переписываются изрегистров 8 и 10 соответственно эначения коэффициентов р, и р кото(1) 3) рые равны начальным значениям ак и сцДля выполнения укаэанных действий во время 3-й операции на управляющий вход 57 подается разрешающийсигнал, который подготавливает элементы И 30.1.8 и 30.ш+1,2 группы 30, элементы И 31.1.5 и 31,я+1,1 группы 31 и элементы И 103 , 104 , ф 20105 и 106 з группы 67.Затем подается серия из ш импульсов сдвига. В результате на 1-й вход сумматора 27 через элемент И 30,1.8 поступает содержимое регист ра 17, в котором по окончании 2-й операции находится значение (х- ц), Одновременно на (в+1)-й вход сумматора 27 через элемент И 30.ш +1.2 поступает содержимое регист ра 19, в котором по .окончании 2-й операции находится значение Й + +рц, +рц цВсе остальныек К 3-т и 3 К фвходы сумматора 27 заперты. На выходе сумматора 27 вырабатывается значение 8, которое записывается в регистр 20 через элемент И 106 ,На 1-й вход сумматора 28 через элемент 31.1.5 поступает содержимое регистра 15 (Х), а на (те+1)-й 40 вход этого сумматора через элемент И 31,в+1,1 содержимое регистра 12 И ). На выходе сумматора 28 вырабатывается значение Ь, которое записывается в регистр 18 через эле мент И 104 В то же время содержимое регистров 8 и 10 (р". и р) переписывается через элементы И103 и 105 в регистры 17 и 19 соответственно.50Б 1. Первая стадия, фаза .решения. Выполняется К этапов редукции.г-й этап редукции (гщ 1,К) состоит из двух процедур.Б 1, Процедура 1 состоит и (0+1) операций (Р=йо 8 в 1). Первые Р опе- . раций служат для вычисления величйны Ь =1/Ь, . Во время й-й операции процедуры 1 (с 1=1,Р) на сумматоре 26 вычисляется значение (2-Ь ), ко - (6-ч)торое записывается в регистр 23,По мере вычисления этой величины ееразряды подаются на первые входыэлементов И 31.1,1 группы 3 входных логических элементсз сумматора28, Одновременно на вторые входыэтих элементов подаются значениясоответствующих разрядов величины(д.оЬ, с регистра 18. В результатена выходе сумматора 28 формируется- Мд. ) - (1 )произведение (2 Ь)Ь , котоРоепредставляет собой очередное приближение величины Ь. После Р-й операции .процедурыточное значение(Ь, =1/Ь ) находится в регистре 18.Во время (Р+1) операции первойпроцедуры одновременно вычисляютсязначения а =аЬ, с,=сЬ и р =ВЬ,Для этого содержимое регистров 17. на общий множитель - содержимое регистра 18 (Ь ). Соответствующиевходные элементы И групп 29; 30и 31 подготавливаются сигналом науправляющем входе 58, который блок1 управления вырабатывает во время(Р+1)-й операции процедуры 1 каждо- .го этапа редукции,Б 2. Процедура 11 - исключение неизвестных - состоит из двух операций.Во время 1-й операции процедуры1 Т на сумматоре 26 вычисляется знар -П(1-чение а =аа, , которое записывается в регистр 17. Одновременно насумматоре 27 вычисляется вспомога-Л.11 -(.)тельная величина Ь =1+а, с , которая записывается в регистр 19, ана сумматоре 28 - вспомогательная(. -п.) -(а-)величина 8 =р., +р,а , котораязаписывается в регистр 22,Во время 2-й операции процедурыТТ на сумматоре 26 вычисляется зна(. -(й.1) - Я Очение с-с с , которое записывается в регистр 19 на сумматоре 27)-(7-1) -(3 1)значение Ь =Ь +с а , которое записывается в регистр 18, а на сумматоре 28 - значение ф"=8 +р скоторое записывается в регистр 20,Соответствующие входы элементовИ групп 29, 30 и 31 подготавливаются сигналами на управляющих входах52 (для 1-й операции) и 53 (для 2-йоперации). Кроме того, блок 1 управления при выполнении г-го этапа ре"дукции подает разрешающий сигнална г-й вход группы 63 входов управ 1290347 1035 1. Вторая стадия, фаза решения, Выполняется Б этапов редукции. В -й этап редукции (8=1,8) аналогичен- Г му этапу Редукции фазы решения 45 первой стадии. Отличие состоит в том, что во время выполнения процедуры 11 вместо групп 74, 75, 84, 85, 94, 95 логических элементов коммутатора 7 работают группы 76, 77, 86, 87, 96, 97 соответственно, В результате на регистры 23, 24, 25 (,3)-го арифметического блока поступают необходимые для второй стадии значе-;48, 49 (д,3-2" )-го арифметического блока (для 1-й операции процеду(% ц - " ц -(.) ры 11) и значения а, с, Р, с выходов 47, 48, 49 (д,3+2" )-го ления этапами редукции. В результате через соответствующие логические элементы групп 74, 75, 84, 85, 94, 95 коммутатора 7 на регистры, 23, 24, 25 (,1)-го арифметического блока по-( ц ступают необходимые значения а с. д с выходов 47, 48, 49 (-2, )-го арифметического блока (для 1-й операции) и значения а, сс выходов 47, 48, 49 (+2", 3)-го 10 арифметического блока (для 2-й операции).По окончании последнего, К-го этапа редукции в регистре 20 находится результат вычислений первой стадии - промежуточное значение сеточной функции х р . Заключительнойц К фоперацией первой стадии является пересылка этой переменной в регистр 16, предназначенный для хранения текущих значений сеточной функции,В, Вторая стадия, фаза подготовки. Состоит из трех операций, анало-. гичных операциям А 1, А 2, АЗ первой стадии. Отличие состоит в том, что 25 в 1-й операции, вместо переменныхд иР,ц, используются соответ-й операции вместо переменных р". 11 д ф ц , используются соответственно пе(3) м+Оременные Р, ц в 3 и операции вместо переменНых ц" р" р" иск ф ч ф к 1 пользуются соответственно перемени кПодача указанных переменных и подготовка всех необходимых элементов И обеспечивается тем, что блок 1 управления подает разрешающий сигнал вместо управляющего входа 54 на управляющий вход 55. 40арифметического блока (для процедуры 11) .По окончании последнего Б-го этапа редукции второй стадии в регистре20 находится результат вычисленийданной итерации - новое значениесеточной функции х =р ", Заключиктельной операцией, аналогичной заключительной операции первой стадииявляется пересылка этой переменнойв регистр 16, где хранится ц",", Вовремя этой пересылки производитсяпроверка условия окончания итерационного процесса ц -цЕПри выполнении любой операции навходы синхронизации регистров 8-25подаются с выхода 127 импульсов синхронизации блока 1 управления стандартные серии из ш или 2 ш (в зависимости от конкретной операции) импульсов сдвига,Если на управляющих входах 5062 любого из арифметических блоков4 отсутствуют разрешающие сигналы,то при этом во всех сдвигающих регистрах за счет циклических связейпроисходит простая регенерация исодержимое этих регистров не изменяется.Если на каких-либо управляющихвходах арифметического блока 4 имеются разрешающие сигналы, то открываются соответствующие элементы И,соединяющие входы некоторых сдвигающих регистров (содержащих аргументы выполняемых операций) с необходимыми входами сумматоров или коммутатора, а также элемент И, соединяющий выход сумматора или коммутатора со входом сдвигающего регистра,предназначенного для хранения результата данной операции, При такихсоединениях в процессе сдвига на щили 2 ш разрядов содержимое выбранных сдвигающих. регистров (аргументы)поступает последовательно поразрядно на входы обрабатывающего блокаа результат обработки с. выхода этого блока записывается последова-тельно поразрядно в сдвигающий регистр, предназначенный для хранениярезультата, замещая его прежнее содержимое.Формула изобретенияУстройство для решения дифференциальных уравнений по неявной схеме переменных направлений, содержащееформационные входы (8=1Б, Я= =11 о Ь 1) четвертой и пятой групп информационных входов арифметического блока -го столбца 1-й строки матрицы подключены соответственно ко второму выходу арифметического1-сблока (г)-го столбца 1-й строки матрицы и ко второму выходу арифметического блока (д+2 )-го столбца 1-й строки матрицы, Б-е информационные входы восьмой и девятой групп информационных входов арифметического блока -го столбца 1-й строки подключены соответственно к третьему вихсоду арифметического блокаЧ-с(-2 )-го столбца 1-й строки матрицы и к третьему выходу арифметич-сческого блока (1+2 )-го столбца 1-й строки матрицы, Я-е информационные входи двенадцатой и тринадцатой групп информационных входов арифметического блока 1-го столбца -й строки матрицы подключены соответственно к четвертому выходу арифмеЕ-стического блока (д)-го столбца 1-й строки матрицы и к четвертому выходу арифметического блока (1+ +2 )-го столбца 1-й строки матрицы, с первого по девятый информационные входы четырнадцатой группы .каждого арифметического блока подключены к группам входов начальных значений устройства, при этом в каждый арифметический блок введены второй сумматор, третий сумматор, с пятого по восемнадцатый сдвигающие регистры, с первой по 3(ш+1)-ю группы элементов И (где в - разрядность переменных), с первого по 3(ш+1)-й элементы ИЛИ, коммутатор, информационные входы групп с первой по четырнадцатую арифметического блока подключены к информационным входам соответственно групп с первой по четырнадцатую коммутатора, группа входов разрешения этапов редукции арифметического блока подключена к первой группе управляющих входов коммутатора, группа входов разрешения фаэ решений арифметического блока подключена ко второй группе управляющих входов коммутатора, син:- хровход арифметического блока подключен к тактовым входам всех сдвигающих регистров, выходы с первого по восемнадцатый коммутатора подключены к информационным входам первых разрядов сдвигающих регистров соответственно с первого по восемнадцатый,11 1290347 12матрицу размером К сс Ь арифметических блоков и блок синхронизации, информационные входы с первого по четвертый первой группы информационныхвходов арифметического блока -гостолбца 1-й строки матрицы (=2К, 1=2Ь) подключены соответственно к,первым выходам арифметического блока (г)-го столбца 1-йстроки матрицы, арифметического блока (1+1)-го столбца 1-й строки матрицы, арифметического блока 1-гостолбца Ц)-й строки матрицы,арифметического блока 1-го столбцаЯ+1)-й строки матрицы, группа входов разрешения Фаз решений каждогоарифметического блока матрицы подключена к первой группе выходов блока синхронизации, группа входов разрешения этапов редукции каждого арифметического блока матрицы подключена ко второй группе выходов блокасинхронизации, тактовый выход блокасинхронизации подключен к синхровходам всех арифметических блоков матрицы, вход задания режима устройстваподключен ко входу блока синхронизации, причем каждый арифметическийблок содержит первый сумматор и регистр сдвига с первого по четвертый ЗОо т л и ч а ю щ е е с я тем, что,с целью повышения быстродействияустройства, г-е информационные входы(г=К, К=1 од К 1) второй и третьей групп информационных входов35арифметического блока х-го столбца1-й строки матрицы подключены ко второму выходу арифметического блокасс - с(1-2 )-го столбца 1-й строки матрицы и ко второму выходу арифметическо7 сго блока (+2 )-го столбца 1-й.строки матрицы, г-е информационные входышестой и седьмой групп информационных входов арифметического блока-го столбца 1-й строки матрицьс подключены к третьим выходам арифметического блока (-2 )-го столбца1-й строки матрицы и к третьим выходам арифметического блока (+1 с+2 )-го столбца 1-й строки матрицы, г-е информационные входы десятой и одиннадцатой групп информационных входов арифметического блока-го столбца 1-й строки матрицы подключены соответственно к четвертымвыходам арифметического блока (х)-го столбца 1-й строки матриць 1и арифметического блока (+2 )-гостолбца 1-й строки матрицы, Б-е ин 1290347 14первые входы первого, второго, тре" тьего и четвертого элементов И 1-й группы ( 1щ) подключены к выхо" дам 1-х разрядов соответственно, девятого, одиннадцатого, шестнадцатого и семнадцатого сдвигающих регистров, вторые входы первого, второго, третьего и четвертого элементов И 1-й группы подключены соответственно к первому, второму, третьему и 1 О четвертому входам разрешения группы фаз решений арифметического блока, третьи входы первого, второго и третьего элементов И 2-й группы подключены к выходу 1-го разряда деся того сдвигающего регистра, третий вход четвертого элемента И 3-й группы подключен к выходу 1-го разряда двенадцатого сдвигающего регистра, первые входы пятого и шестого элемен тов И первой группы подключены к выходам щ-х разрядов соответственно восьмого и семнадцатого сдвипающих регистров, вторые входы пятого и шестого элементов И первой группы под ключены соответственно к пятому и шестому входам разрешения группы фаз решения арифметического блока, первые входы первого, второго и третьего элементов И (щ+1)-й группы 30 подключены к инверсным выходам щ-го разряда соответственно пятого, шестого и одиннадцатого сдвигающих регистров, вторые входы первого, второго и третьего элементов И (щ+ +1)-й группы подключены соответственно к седьмому, восьмому и шестому входам разрешения группы фаз решения арифметического блока, третьи входы первого и второго элементов И (щ+ 4 О +1)-й группы подключены к пятому входу разрешения группы фаз решения арифметического блока, выходы элементов И -й группы (1.=1щ+1) подключены ко входам -го элемента 45 ИЛИ, выходы элементов ИЛИ с первого по (щ+1)-й подключены к одноименным информационным входам первого сумматора, первые входы первого, второго, третьего, четвертОго и седьмого элементов И (щ+1+1)-й группы подключены к выходу 1-го разряда шестнад- цатого сдвигающего регистра, первые входы пятого и шестого элементов И (щ+1+1)-й группы подключены к выхо"55 дам 1-х разрядов соответственно двенадцатого и семнадцатого сдвигающих регистров, вторые входы элементов И с первого по шестой (щ+1+1)-й группы подключены к выходам 1-х разрядов соответственно второго, четвертого, первого, третьего, одиннадцатого и десятого сдвигающих регистров, третьи входы первого и второго элементов И (щ+1+1)-й группы подключены к седьмому входу разрешения группы фаз решений арифметического блока, третьи входы третьего и четвертого элементов И (щ+1+1)-й группы подключены к восьмому входу разрешения группы фаз решений арифметического блока, третьи входы пятого и шес.того элементов И (щ+1+1)-й группы подключены соответственно ко второму и третьему входам разрешения группы фаз решений арифметического блока, четвертые входы первого и третьего элементов И (щ+1+ +1)-й группы подключены к пятому входу разрешения группы фаз решений арифметического блока, четвертые входы второго и четвертого элементов И (п 1+1+1)-й группы подключены к первому входу разрешения группы фаз решений арифметического блока, второй вход седьмого элемента И (и+ +1+1)-й группы подключен к выходу 1-го разряда двенадцатого сдвигаютщего регистра, первый вход восьмого элемента И (щ+2)-й группы подключен к выходу щ-го разряда десятого сдвигающего регистра, третий вход седьмого элемента И (щ+2)-й группы н второй вход восьмого элемента И (и+2)-й группы подключены соответственно к четвертому и девятому входам разрешения группы фаз решения арифметического блока,первые входы первого и второго элементов И 2(щ+1)-й группы подключены к выходу щ-го разряда двенадцатого сдвигающего регистра, первые входы третьего и четвертого элементов И 2(щ+1)-й группы подключены к выходам щ-го разряда соответственно седьмого и одиннадцатого сдвигающих регистров, вторые входы с первого но четвертый элементов И 2(щ+1)-й группы подключены соответственно к первому девятому, пятому и четвертому входам разрешения группы фаз решений арифметического блока, тре- тьИ входы первого, третьего и четвертого элементов И 2(щ+1)-й группы подключены к десятому входу разрешения группы фаз решений арифмети. ческого блока, выходы элементов И (щ+1+1)" й группы подключены ко вхо15 12 дам (тп+1+1)-го элемента ИЛИ, выходы элементов ИЛИ с (в+2)-го по 2(ш+ +1)-Й подключены к одноименным входам второго сумматора, первые входы первого и второго элементов И 1 2(тп+1)+11-й группы подключены к выходам т.-х разрядов соответственно шестнадцатого и тринадцатого сдвигающих регистров, первые входы третьего и четвертого элементов И 12(тп+1)+1"й группы подключены к выходу 1-го разряда восемнадцатого сдвигающего регистра, вторые входы первого и второго элементов И2(ш+ +1)+11-й группы подключены к выходу 1-го разряда одиннадцатого сдвигаю- ,щего регистра, вторые входы третьего и четвертого элементов И т 2(тп+1)+ +1-й группы подключены к выходам т.-х разрядов соответственно десятого и двенадцатого сдвигающих регистров, третьи входы элементов И с первого по четвертый 2(ш+1)+т-й группы подключены соответственно к шестому, .второму, третьему и четвертому входам разрешения группы фаз решений арифметического блока, первый вход пятого элемента И (2 ш+3)-й группы подключен к выходу ш-го разряда восьмого сдвигающего регистра, второй вход пятого элемента И (2 тп+3)-й группы подключен к девятому входу разрешения .группы фаз решений арифметического блока, первые входы первого и второго элементов И 3(ш+1)-й группы подключены к выходам ш-го разряда соответственно пятого и шестого сдвигающих регистров, первые входы третьего и четвертого элементов И 3(пМ 1)-й группы подключены к выходу тп-го разрядатринадцатого сдви 90347 16гающего регистра, вторые входы первого и второго элементов И 3(тп+1)-йгруппы подключены к девятому входуразрешения группы фаз решений арифметического блока, вторые входы третьего и четвертого элементов И 3(ш++1)-й группы подключены соответственно к третьему и четвертому входамразрешения группы фаз решений ариф 1 О метического блока, третьи входы первого и второго элементов И 3(тп+1) - йгруппы подключены соответственно квосьмому и седьмому входам разрешения группы фаз решений арифмети ческого блока, третьи входы третьего и четвертого элементов И 3(п+1)-йгруппы подключены к десятому входуразрешения группы фаз решений арифметического блока, выходы элементов 20 И 2(тп+1)+1-й группы подключены ковходам 2(тп+1)+1-го элемента ИЛИ,выходы элементов ИЛИ с (2 тп+3)-го по3(тп+1)-й подключены к одноименнымвходам третьего сумматора, выход 25 первого сумматора подключен к третьему выходу арифметического блока и кпервому информационному входу пятнадцатой группы информационных входовкоммутатора, выход второго сумматора 30 подключен к четвертому выходу арифметического блока и ко второму инфор-.мационному входу пятнадцатой группыинформационных входов коммутатора,выход третьего сумматора подключенк первому выходу арифметическогоблока и к третьему информационномувходу пятнадцатой группы информационных входов коммутатора, выходмладшего разряда девятого сдвигаю щего регистра подключен ко второму