Устройство для аппаратурной трансляции языков программирования

(21) 3856228/2 (22) 11,02,85 (46) 15. 11,86 (72) В,А,Мельн (53) 681.325.5 (56) Авторское У 780011, кл.Авторское с У 1136183, кл 4 Бюл. У 42 иков и С,Н (088.8) свидетель С 06 Р 15/ видетельст С ОЬ Р 15 еклюдов тво СССР 8, 1979. о СССР 38, 1983. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) УСТРОЙСТВО ДЛЯ АППАРАТУРНОЙТРАНСЛЯЦИИ ЯЗЫКОВ ПРОГРАММИРОВАНИЯ(57) Изобретение относится к вычислительной технике. Целью изобретенияявляется повышение достоверности работы при возникновении отказов ячеекпамяти. Это достигается за счет формирования выходных слов-дубликатовпри возникновении отказов ячеек памяти. Каждое слово в памяти (адресногои .;операционного уровней) записано дважды: по прямому коду, а дубль (копия) этого слова записан по обратному (инверсному) коду. Считанные кодыадреса и слогов выходного слова контролируются на четность и в случаеобнаружения ошибки в одном (или нескольких слогах) происходит его замещение дублем. Устройство содержитблок памяти адресов, узлы памяти выходных слов, регистр приема, буферные регистры для хранения адресов,регистр вывода, два регистра адреса,три группы элементов суммы по модулюдва, одновибратор для подключениятриггера запуска, осуществляющегопуск генератора тактовых импульсов,регистр сдвига для формирования синхрониэирующих импульсов, коммутаторыадреса, группы элементов И, ИЛИ, элементы И, ИЛИ, НЕ, И-НЕ, элементы задержки. 5 ил.Изобретение относится к вычислительной технике и может использоваться при создании быстродействующихоперационных систем обработки информации, при непосредственной реализации языков высокого уровня, в системах с диалоговым режимом разработки,отладки и выполнения программ, анулирующих системах и аппаратурных интерпретаторах и трансляторах. 10Целью изобретения является повышение достоверности работы при возникновении отказов ячеек памяти.На фиг,1 представлена структурнаясхема предлагаемого устройства; на 15фиг.2 - функциональная схема блокаФормирования адреса; на фиг.З - функциональная схема блока синхронизации; на Фиг.4 - Функциональная схема блока контроля; на фиг.5 - Функциональная схема блока выдачи.Устройство содержит блок 1 памятиадресов, блок 2 формирования адреса,блок 3 синхронизации, блок 4 контроля, блок 5 выдачи, регистр 6 вывода,элемент ИЛИ 7, элемент НЕ 8, элементИ 9, элемент 10 задержки, элементИЛИ 11, информационный вход 12, вход13 условий преобразования, выход 14устройства, входы 15-25 и выход 26блока 2, регистр 27 приема, регистры28-29 адреса, коммутаторЗО, группуэлементов ИЛИ 31, группу элементов32 суммирования по модулю два группу элементов НЕ 33, элемент И 34, 35элемент ИЛИ 35, элемент 36 задержки,элемент ИЛИ 37, одновибратор 38,триггер 39 запуска, генератор 40 так.товых импульсов, регистр 41, группу42 элементов суммирования по модулю 4 Одва, блок 43 групп элементов И,элемент И-НЕ 44, узлы 45 памяти выходных слов, буферные регистры 46, коммутатор 47 адреса группу48 элементов НЕ, группу 49 элементов 45суммирования по модулю два, блок 50групп элементов И, элемент И-НЕ 51,элемент И 52, элемент ИЛИ 53 и элемент 54 задержки.Устройство работает следующим об Оразом.В исходном состоянии элементы памяти устройства находятся в нулевомсостоянии. В регистре 41 (Фиг,З) впоследнем (неиспользуемом разряде) узаписана логическая единица. Входноеслово со входа 12 устройства (фиг. 1)поступает на информационный вход регистра 27 приема (фиг.2) и на элемент ИЛИ 37 (фиг.З), Единичный сигнал с выхода элемента ИЛИ 37 поступает на вход одновибратора 38. По им. - пульсу одновибратора 38, поступающего на вход синхронизации регистра 27 приема, входное слово записывается в регистр 27 приема (Фиг.2). Одновременно импульс с одновибратора 38 приходит на вход триггера 39 запуска (фиг,З). Сигнал логической единицы с выхода триггера 39 запуска, поступая на вход генератора 40 тактовых импульсов, разрешает формирование тактовых импульсов для синхронизации работы устройства, При появлении импульсов на синхронизирующем входе регистра 41 осуществляется Формирование тактовых импульсов. На соответствуюших выходах поочередно появляется потенциал логической единицы.По импульсу с первого выхода регистра 41, поступающего через вход 21 блока 2 (фиг.2) на вход синхронизации регистра 28 адреса, входное слово переписывается из регистра 27 приема через элементы ИЛИ 31 в регистр 28 адреса.Импульс с второго выхода регистра 41 (Фиг.З) поступает через вход 22 блока 2 на управляющий вход коммутатора 30. Этот же импульс черезэлемент ИЛИ 35 и элемент 36 задержкипоступает на синхрониэирующий вход ,регистра 29 адреса и тем самым обеспечивает перезапись входного словав регистр 29 адреса (фиг,2).Входное слово, записанное в регистр 29 адреса, поступает на входблока 1 памяти .адресов (Фиг.1) (входуправления блоком памяти включен постоянно на разрешение считывания инФормации из него),Информация об адресах слогов выходных слов и адресов очередногослова с выходов блока 1 памяти адресов поступает на блок 4 контроля(Фиг.1 и 4), причем каждый адрес сопровождается сигналом проверки адреса на четность. Лдреса слов и слоговс сигналами проверки на четностьпоступают на. элементы суммированияпо модулю два группы 42,В случае выборки информации безошибки проверка на четность будетвыполнена и на всех выходах элементов "уммирования по модулю два поя"20 вится уровень логической единицы, который приходит на управляющие входы элементов И блока 43.В этом случае адреса слогов и слов, поступающих на информационные входы элементов И блока 43, пройдут на выходы (фиг.4).Одновременно с этим единичные сиг. налы с выходов элементов группы 42 поступают на входы элемента И-НЕ 44 1 О (фиг.4). На выходе элемента И-НЕ 44 появится уровень логического нуля, который через вход 24 приходит на вход элемента И 34 (фиг.2).Импульс с выхода регистра 41 15 (фиг. 3) через вход 23 поступает на вход элемента И 34 (фиг.2). При этом в устройстве никаких изменений не происходит. Если при считывании информации произошел сбой в работе блока 1 памяти (фиг.1), проверка на четность выполнена не будет хотя бы по одному из адресов, и на выходе элемента И-НЕ 44 появится единичный сигнал (фиг.4). В этом случае им пульс с выхода регистра 41 (фиг.З) пройдет на элемент И 34 (фиг.2). Единичный импульс с выхода элемента И 34 поступает на второй управляющий вход коммутатора 30 и через вход элемен- зО та ИЛИ 35 и элемента 36 задержки - на синхронизирующий вход регистра 29 адреса. Это обеспечивает запись в регистр 29 адреса входного слова в обратном коде (через элементы НЕ 33 и информационный вход коммутатора 30) (фиг.2).Далее процесс контроля происходит подобно описанному ранее.Адрес очередного слова с выхода 40 элементов И блока 43 (фиг,4) поступает на входы элемента ИЛИ 7 и через вход 16 блока 2 (фиг .1) - на вход элементов ИЛИ группы 31 (фиг.2). Косвенный адрес очередного слова с вто рого выхода элементов И 43 (фиг.4) поступает.на вход элемента ИЛИ 7 и через вход 20 блока 2 (фиг.1) - на вход элементов группы 32, на второй вход которых с входа 13 через вход 19 блока 2 (фиг.1) поступают условия преобразования косвенного адреса очередного выходного слова.В это время на выходе элемента ИЛИ 7 появляется единичный потенциал,55 который поступает через вход 17 блока 2 (фиг.1) на вход установки регистра 27 приема (фиг.2). Регистр 27 приема устанавливается в нулевое состояние и будет находиться в этом состоянии до окончания процесса обработки первого входного слова.Адреса слогов выходного слова с выходов блока 4 контроля поступают на информационные входы блока 5 (фиг.1). Импульс с выхода регистра 41 (фиг.З) поступает на управляющие входы коммутаторов 47 адреса и через элемент ИЛИ 53, элемент 54 задержки - на синхронизирующие входы буферных регистров. Это обеспечивает запись в регистры 46 адресов слогов выходного слова (фиг.5).Адреса слогов выходного слова от регистров 46 приходят на узлы 45 памяти, где происходит выбор слогов выходного слова (фиг.5).С выходов узлов 45 памяти слога выходного слова поступают на вход элементов группы 49, причем каждый слог сопровождается контрольным сигналом проверки на четверть. При правильном считывании информации из узлов 45 памяти проверка на четность будет выполнена и на всех выходах элементов группы 49 появится уровень логической единицы. Этот сигнал проходит на управляющие входы элементов И блока 50 (фиг.5). Слога выходного слова, поступающие на информационные входы элементов И блока 50, пройдут на информационные входы регистра 6 (фиг.1),Единичные сигналы с выходов элементов группы 49 поступают на вход элемента И-ЯЕ 51 (фиг.5), На выходе элемента И-НЕ 51 появляется уровень логического нуля, который приходит на вход элемента И 52, Импульс с выхода регистра 41 (фиг.З) поступает на вход элемента И 52 (фиг.5) и через элемент ИЛИ 11 (фиг.1) - на вход установки в нулевое состояние регистра 6 выдачи. Так как на первом входеэлемента И 52 (фиг,5) находится уровень логического нуля, то изменений состояния в блоке 5 (фиг.1) не произойдет.При неправильной работе узлов 45 памяти (фиг.5) проверка на четность выполнена не будет (хотя бы по одному из слогов) и на выходе элемента И-НЕ 51 появится единичный сигнал.В этом случае импульс с выхода регистра 41 (фиг,З) пройдет через элемент И 52 (фиг.5). Единичный импульс766 очередного входного слова с входа 12 для его дальнейшего преобразования (трансляции) в множество выходных слов. При этом устройство может осуществлять преобразование слов в режимах: Один в несколько , чОдин к одному, "Несколько в один", а также формировать "пустые" (нулевые) слова.Разделение блока памяти на два уровня: адресный и непосредственно операционный (выходных) позволяет увеличить гибкость формирования слов выходного языка,Формула изобретения Устройство для аппаратурной трансляции языков программирования, содержащее блок памяти адресов, узлы памяти выходных слов, регистр приема, буферные регистры, регистр вывода, группу элементов ИЛИ, первый регистр адреса, первую группу элементов суммирования по модулю два, триггер запуска, генератор тактовых импульсов, первый элемент ИЛИ, одновибратор, регистр сдвига, причем информационный вход устройства соединен с информационным вхоцом регистра приема и с входом первого элемента ИЛИ, выход которого соединен с входом одновибратора, выход одновибратора соединен с синхронизирующим входом регистра приема и с единичным входом триггера запуска, единичный выход которого соединен с входом запуска генератора тактовых импульсов, выход генератора тактовых импульсов соединен с синхронизирующим входом регистра сдвига, выход первого разряда которого соединен с синхронизируюшим входом первого регистра адреса, выход регистра приема соединен с первыми входами элементов ИЛИ группь., выходы которых соединены с первым информационным входом первого регистра адреса, вход ,словий преобразования устройства соединен с первыми входами элементов суммирования по модулю два первой группы, выходы которых соединены с вторым информационньм входом первого регистра адреса, выходы буферных регистров соединены с адресными входами соответствующих узлов памяти выходных слов, выход регистра вывода соединен с выходом устройства, о т - л и ч а ю щ е е с я тем, что, с целью повышения достоверности работы 3 1270 с выхода элемента И 52 поступает на вторые управляющие входы коммутаторов 47 адреса и через вход элемента И 53 и элемент 54 задержки - на входы синхронизации регистров 46 (фиг.5). Это обеспечивает запись в регистры 46 адресов слогов выходного слова в обратном коде (через элементы НЕ 48 и информационные входы коммутаторов 4 (фиг.5)В каждом узле 45 памяти по обратным адресам хранятся копии слогов входных слов. Таким образом, в случае неправильной работы узлов 45 по прямым адресам, слоги выходного слова появляются на информационнык входах регистров 6 (фиг.1) по импульсу с выхода регистра 4 1. Импульс с выхода регистра 41 (фиг.З) поступает на вход синхронизации регистра б и на вход элемента И 9 (фиг.1). По импульсу синхронизации слоги выходного слова записываются в регистр б и пос тупают на выход 14 устройства в виде сформированного вьпсодного слова. Так 25 как на входе элемента И 9 находится нулевой потенциал, поступающий с эле. мента НЕ 8, то импульс синхронизации далее не проходит.Очередной импульс генератора 40 ЗО тактовых импульсов вызывает появление единичного потенциала на последнем (седьмом), неиспользуемом выходе регистра 51 (фиг.З). Цикл работы устройства повторяется, причем перед записью очередного выходного слова, регистр 6 (фиг. 1) устанавливается в нулевое состояние импульсом синхронизации. При завершении процесса преобразования на входах элемента ИЛИ 7 будут нулевые потенциалы и на выходе элемента ИЛИ 7 появится уровень логического нуля. В этом случае на входе элемента И 9 появится потенциал (фиг. 1) и импульс синхронизации с вы-,1 кода регистра 41 (фиг.З) поступит через э,пемент И 9 (фиг.1) на входы установки в нулевое состояние: регистров 28 и 29 адреса (фиг,2), триггера 39 (фиг.З), а также через элемент 10 задержки на обнуление регистров 46 и через вход элемента ИЛИ 11 на обнуление регистра 6 (фиг.1).Таким образом, после записи пос.педнего выходного слова в регистр б через время, определяемое элементом 10 задержки, устройство вернется висходное состояние и готово к приему7 1270 при возникновении отказов ячеек памяти, в него введены второй регистр адреса, коммутатор группы элементов НЕ, коммутаторы адреса, вторая и третья группы элементов суммирования 5 по модулю два, два блока групп элементов И, первый и второй элементы И-НЕ, второй, третий, четвертый и пятый элементы ИЛИ, первый, второй, и третий элементы И, первый, второй и; 10 третий элементь; задержки, элемент НЕ, причем выход первого регистра адреса соединен с первым информационным входом коммутатора и входами элементов НЕ группы, выходы которых соединены с вторым информационным входом коммутатора, выход коммутатора соединен с информационным входом второго регистра адреса, выход которого соеди-нен с адресным входом блока памяти 20 адресов, -й информационный выход х-й ячейки (д = 1,п + 2) блока памяти адресов соединен с группой входов соответствующего элемента суммирования по модулю два второй группы и 25 первыми входами элементов И первого блока, выход элементов И первой группы первого блока соединен соответственно с первым входом второго элемента ИЛИ и вторыми входами элемен- ЗО тов ИЛИ группы, выход элементов И второй группы первого блока соединен соответственно с вторым входом второго элемента ИЛИ и с вторыми входами элементов суммирования по модулю двв первой группы, выход элементов И 1-й группы= 3, и + 2) первого блока соединен с первым информационным входом соответствующего коммутатора адреса и входами соответствующих элементов НЕ группы, выходы которых соединены с вторым информационным входом соответствующего коммутатора адреса, выход которого соединен с информационным входом соответствующего буферного регистра, выходы узлов памяти выходных слов соединены с первыми входами соответствующих элементов суммирования по модулю два третьей группы и первыми входами соответствующих элементов И второго блока, выходы которых соединены с информационными входами регистра вывода, выход второго элемента ИЛИ соединен с входом установки регистра приема и с входом элемента НЕ, выход которого соединен с первым входом первого элемента И, выход перво 766 8го элемента И соединен с входом первого элемента задержки, входами установки первого и второго регистров адреса и с нулевым входом триггера запуска, выход первого элемента задержки соединен с первым входом третьего элемента ИЛИ и с входом установки буферных регистров, выход третьего элемента ИЛИ соединен с входом установки регистра вывода,. выход второго разряда регистра сдвига соединен с первым управляющим входомкоммутатора и с первым входом четвертого элемента ИЛИ, выход которого соединен с входом второго элемента задержки, выход второго элемента задержки соединен с синхрониэирующим входом второго регистра адреса, выход третьего разряда регистра сдвига соединен с первым входом второго элемента И, выход. которого соединен с вторым управляющим входом коммутатора и с вторым входом четвертого элемента ИЛИ, выход признака четности -й ячейки ( = 1, и + 2) блока памяти адресов соединен с управляющим входом соответствующего элемента суммирования по модулю два второй группы, выходы элементов суммирования по модулю два второй группы соединены соответственно с вторыми входами элементов И первого блока и с входами первого элемента И-НЕ, выход которого соединен с вторым входом второго элемента И, выход четвертого разряда регистра сдвига соединен с первым входом пятого элемента ИЛИ и с первыми управляющими входами коммутаторов адреса, выход пятого разряда регистра сдвига соединен с вторым входом третьего элемента ИЛИ и с первым входом третьего элемента И, выход которого соединен с вторыми управляющими входами коммутаторов адреса и с вторым входом пятого элемента ИЛИ, выход пятого элемента ИЛИ соединен с входом третьего элемента задержки, выход которого соединен с синхронизирующими входами буферныхрегистров, выходы признака четности узлов памяти выходных слов соединены с вторыми входами соответствующих элементов суммирования по модулю два третьей группы, выходы которых соединены соответственно с вторыми входами элементов И второго блока и свходами второго элемента И-НЕ, выход10 соединен с вторым входом первого элемента И и с синхронизирующим входомрегистра вывода. б(Риг,2 9 12 70766 второго элемента И-НЕ соединен с вторым входом третьего элемента И выход шестого разряда регистра сдвига/5 аказ Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4 Тираж 671 НИИПИ Государственного коми по делам изобретений и от 3035, Москва, Ж, Раушска