Устройство для решения систем линейных дифференциальных уравнений

(19 (111 ли 4 (: 06 Р 15 324 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ВИДЕТЕЛЬСТВ Н дВТОРСИ порядк импуль нений,ил. ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(71) Ордена Ленина институт кибернетики им. В.М.Глушкова(56) Авторское свидетельство СССР 9 596952, кл. С 06 Е 15/324, 1975.Воронов А.А. и др. Цифровые аналоги для систем автоматического управле - ния.- М.: Изд-во АН СССР, 1960.Майоров Ф.М. Электронные цифровые интегрирующие машины. - М.: Машгиэ, 1962.(54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ЛИНЕЙНЫХ ДИФФЕРЕНПИАЛЬНЪХ УРАВНЕНИЙ (57) Изобретение относится к области вычислительной техники и может быть использовано при построении цифровых интегрирующих машин и специализированных процессоров, предназначенных для решения систем линейных дифференциальных уравнений вида у 1А + В где А и В - матрица и вектор коэффициентов соответственно. Цель изобретения - увеличение быстродействия устройства. Устройство содержит п блоков памяти, и блоков сдвига, и сумматоров, и накапливающих сумматоров, блок управления, счетчик, группы элементов И, регистр, коммутатор, блок анализа, элемент ИЛИ, и кодирующих элементов. Увеличение быстродействия устройства обеспечивается за счет совмещения процессов нахождения очередного разряда и инерционного процесса поиска решения. При и100, ш ш 24, ф У = 10 с время интегрирования системы уравнений устройством составит а 5 с, где 7 - период тактовых сов, и - порядок системы уравш - число шагов интегрирования=52792 263, управляющий нход 64, выход 65блока анализаУстройство работает следующим обУстройство содержит с первого по и-й блоки 1, - 1 памяти, с первого по и-й блоки 2, - 21, сдвига, первую группу накапливающих сумматоров 3 - 3, первую группу элементов И 4, - 4, первую группу сумматоров 5 - 5 дс первого по и-й кодирующие элементы 6 - бя ш,деления старшего значащего разряда, вторую группу сумматоров 71 - 7 , с первого по и-й дешпфраторы 8, - 8 п вторую группу накапливающих сумматоров 9, - 9вторую группу элемецтов И 10 - 10, первый счетчик 11, блок 12 элементов И, регистр 13 шага интегрирования, коммутатор 14 приращеций и знаков, элемент ИЛИ 15, блок 16 анализа, блок 17 управления, вход 18 сигнала начала работы, выходы 19, - 15результата устройства, входы 20 , шага интегрирования, генератор 21 импульсов первый 22, второй 23 третц 1 24, четгертый 25, пятый 26, шестой 27, седмой 28 и восьмой 29 элементы И, первый 30 и второй 31 дешпфраторы, первый 32, второй 33, третий 34, четвертый 35 пятый 36 и шестой 37 элементы ИЛИ, второй 38, третий 39, четвертый 40 и пятый 41 счетчики, первый 42 и второй 43 триггеры, вход 44 режима интегрирования элемент ПЕ 45, блок 46 элементов ПЕ сумматор47, блок 48 элементов задержки, первый 49, второй 50, третий 51, четвертый 52, пятый 53, шестой 54, седьмой55, восьмой 56 и девятый 57 выходы,выход 58 сигнала окончания интегрирования, вход 59 запуска блока управления, вход 60 признака окончания работы блока управления сумматор 61повязки, регистр 62 значения точностиинтегрирования, информационный вход 40 45 50 55 Изобретение относится к вычислительной технике и может быть использовано при построении цифровых интегрирующих машин и специализированных процессоров, предназначенных для решения систем линейных дифференциальных уравнений вида+ В у(0)где А и В - матрица и вектор коэффициентов соответственно. Цель изобретения - повышение быстродействия.На фиг.1 приведена блок-схема устройства, на фиг.2 - схема блока управ пения, на фиг.3 - схема блока анализа. разом.Перед началом работы в блоки 1памяти заносятся соответствующие коэффициенты а, (3=1 п) матрицы Арешаемой системы дифференциальныхуравнений у = А + В, в сумматоры 1 О 3 заносятся начальные значения про1изводцой у; (О) = Ь;+а; у (О),а в сумматоры 9, - начальные значенияпеременной у (О). В счетчик 39 эаносится значение порядка решаемой сис темы (в дополнительном коде), на вход44 подается значение интервала интегрирования. В регистр 13 заносится-хкод шага интегрирования Ь = 2 нниде значения номера разряда К, в 20 котором содержится значащая единица,Сумматор 5 ц счетчик 11 обцуляются.В качестве начальных условий в регистр 62 блока 16 анализа заноситсязначение кода заданной точности иско мого решения Е. Счетчики 38-41 блока17 управления обцуляются.Устройство начинает работагь припоступлении сигнала на вход 18 уст ройства. Этот сигнал поступает наЗ 0 вход 59 блока 17 управления, проходитчерез элемент 1 ШИ 32, устанавливаеттриггер 42 в единичное состояние изапускает генератор 21 импульсов, свыхода которого импульсы проходят через элемент И 22, открытый по второму 35входу от единичного выхода триггера42, на вход счетчика 38. В зависимости от кода в счетчике 33 дсшцфратор 30 Формирует сигнал ца соответствующем своем выходе, Так по первому импульсу генератора 21 дешифратор 30 формирует сигнал ца первом своем володе который поступает на . выход 49 блока 17 и далее на вход группы элементов И 4; и спнхровход сумматора 5. По этому сигналу содержимое сумматора 3, (начальное значение производной у) заносится в сум оматор 5, Затем Формируется сигнал на выходе 50 которыц пройдя через элемент 11 ЛИ 35, поступает ца выход 54 блока 17. По этому сигналу номер разряда К в коде шага интегрирования (Ь = 2 ) заносится нз регистра 13 через группу элементов И 12 в счетчик 11, а кодирующий элемент 6, выделяет старший значащий разряд н коде производной у, и формирует на своем выходе код номе,1252ра этого разряда г в соответствии с выражением 2у , где г - минимальное целое число, для которого выполняется это неравенство. В качестве декодирующего элемента 6; может использоваться микросхема К 500 ИВ 165 (кодирующий элемент с приоритетом). Энак значения производной у проходит транозитом через кодирующий элемент 6, на его знаковый выход и далее на знако- О вый вход коммутатора 14 и управляющий вход сумматора 9. С третьего выхода дешифратора 30, пройдя через элемент ИПИ 33, формируется сигнал на третьем выходе 51 блока 17, который поступает 15 на синхровход сумматора 7, где происходит сложение кода (К) и кода г. Этот результат (К + г) эквивалентен произведению округленного значения производной у = 2 ца шаг интегриро о-г -к вания 2 ", так как у Ь "- 2 22 (" "1 . Код ду = 2 с выхода дешифратора 8 поступает на вход сумматора 9 и по сигналу на выходе 52 блока 17 добавляется, с учетом знака 25 на управляющем входе сумматора 9, к начальному значению переменной у (0):(К 1 Р )у=у (0)+ьу; =у +2 Так вычисляется первое приближение значения искомой переменной ца первом шаге интегрирования, Одновременно с этим иэ содержимого сумматора 5 вычитается округленное значение 2 ", которое формируется ца выходе кодирую щего элемента, те. в сумматоре полу.1чается остаток К = уо - 2Сигнал на выходе 53 блока 17 добазляет единицу в счетчик 11, в котором получается код К + 1, что соответст вует в значении 2 Формированию-к 1кода величины Ь/2 = 2- . Этот сиг-2 нал устанавливает триггер 42 в нулевое состояние, по выходным сигналам 45 которого закрывается элемент И 22 и открывается элемент И 23, устанавливается в единичное состояние триггер 43, по выходному сигналу которого открывается элемент И 24 и импульсы с 50 выхода генератора 21 поступают на вход счетчика 39, на выход 55 блока 17 и далее на управляющие входы блоков 1 памяти и коммутатора 14, а через элемент 48 задержки - ца выход 55 56 блока 17 и далее на сицхровходы сумматоров 3 и 5. По этим сигналам в течение и тактов производится после-,792 4доцательное считывание коэффициентов а из блоков 1 и выдача их на вхо 11ды блоков 2;, на управляющие входы которых поступают последовательно с коммутатора 14 коды приращений ьу;, знаки которых коммутатором 14 по эна ковому входу и выходу коммутируются ца управляющие входы сумматоров 3 и 5, Сдвиг коэффициентов ана блоках 2 сдвига на (К + 2) разрядов вправо эквивалентен их умножению на приращение Ьу , а накопление этих результатов в сумматорах 3 и 5 эквивалент,но вычислению новых значений произво.идцых у у + 2 а ьу и эначе 1 О3 снцй приращений производных ь у;,К; +П+Еа;, Ь усоответственно.После сложения счетчик 39 вырабатывает сигнал переполнения, которыйсбрасывает триггер 43 в нулевое состояние, закрывая тем самым прохождение импульсов через элемент И 24 иоткрывая элемент И 25, с выхода кото.рого сигналы поступают на счетчик 40,Кроме того, сигнал переполнения, пройдя через элемент ИПИ 35 ца выход 54блока 17, разрешает кодирующему элементу 6, выделить и зашифровать старший значащий разряд из кода приращания производной ду , Выделенный номерстаршего разряда г складывается скодом К + 1 с выхода счетчика 11 посигналу ца выходе 51, сформированному дешифратором 3 1 блока 17 управления, Эта операция эквивалентна умножению округленного значения. бу на1половину шага Ь/2, т. е.(г ф кф 11у" --- 22Этот код с выхода дешифратора 8 по 1ступает на вход сумматора 9; и посигналу ца выходе 52, сформированному1 епгцфратором 31, добавляется с учетомзнака ца управляющем входе сумматора9, к предыдущему значению переменнойу. Одновременно с этим иэ содержимогосумматора 5 вычитается значение выделенного разряда 2 " и Формируется новый остаток от округления приращенияпроцэводной,В этом же такте по сигналу на выхо" де 57 блока 17 с помощью блока 16 проверяется достижение заданной точности решения ца каждом шаге интегрирования. Для этого коды приращений у с выхо 1дон дешцфраторов 8 через группу эле 5 1252ментов ИЛИ 15 поступают на входы сумматора 61 блока 16, на котором изсформированного максимального кодаприращения ду вычитается код заданнойточности (Е) йз регистра 62 и знак результата выдается на выход 65 блока16 и далее на вход 60 блока 17, гдеон открывает элемент И 27 (если знакотрицательный, т, е. удовлетворяетсязаданная точность дуЕ) или че Ореэ элемент НЕ 45 элемент И 26 (еслидуЕ). В последнем случае сигналмаксс выхода элемента И 26 устанавливаеттриггер 43 в единичное состояние, темсамым переключая выходные сигналы генератора 21 через элемент И 24 на входсчетчика 39 и на выход 55 блока 7.Затем аналогично описанному произвалцзся ньпзислецце последующих зцачеций приращения переменных ду и приращения ироцгзводньзх ду . Если удовлетворяетя заданцая точность, то сигналс третьего ьзьгхоца дешцфратора 31 блока 17 проходит через элемент И 27 наззход счетчика 41, добавляя к его соцсржцмому единицу, В последующем такте ца сумматоре 47 асуществляетсл вычитание цз содержимого счетчика 41(в котором формируется текущее значение тсоличества обработанных пзагов иц тегрировацил ш решаемой системыуравнений) кода заданного числа шаговш , Знак результата этого вычитанияпоступает ца вход элемента 11 28 иличерез блок 46 ца вход элемснта И 29.35Если разность гп - пз отрицательна,т, е. еще це закончено интегрированиесззстемы у 1 завнеций сигнал с выхода депип 1:ритора 3 проходит через элемент1 28 ц далее через элемент 1 ПИ 32 цавход трцггерсз 42, устанавливая его иединичное состояние, и тем самым создаютсл условия длл цродолжецил инте: - ,рировация ца следую;цеьз шаге,Если разность пз - пз положительна 15т зк т, е, интегрированис ца заданном интервале закончено, то открываетсл элемент И 29 и сигнал поступает ца выход 58 блока 17 и далее ца входы группы элементов 11 10 , через которые 50 результат решения выдается на выходы 19; устройства, а генератор 21 имцульсои прекращает свою работу.На каждом ( Г + 1)-и шаге интегрирования в устройстве в течение перпых 55 пзести тактов находится первое приближение к решению по экстраполяционцой формуле 792-1 к з;У, и, = У 1+ зу - У, .+ 2 ), причем производится округление приращения ду;= зу с точностью до старшего значащего разряда, а затем в последующие (и ь 3) такта, повторенные несколько раз, чтобы удовлетворить заданной точности, производит. ся уточнение решения по интерполяционной формуле151 1 з с- Сб) л. 2 (мз1 причем остаток от округления К ис" пользуется на следующей итерации вычислений по интерполяционной формуле.На каждом шаге может выполняться максимум ш, а минимум - одна итерация по ицтерполяциоццой формуле (при моделцроиаццш максимум не вышел 4 итераций для ш = 16) и в среднем требуется це более зп/2 итераций, Время решения задачи интегрирования системы линейных дифференциальных уравнений прц и = 100, ш = 24; Т = 10 с в устройстве определяется так:- 6 + (и + 3) + 3 2 Т= 5 стп 1 пзlг2з де 7 - период тактовых импульсов, пзколичество шагов для единичного интерзала,формула изобретенияУстройство длл решения систем линейных дифференциальных уравнений, содержащее первую группу из и накапливаппз.их сумматоров (где и - порядок решаемой системы уравнений), первую группу из и элементов И, первьзй кодирузсппий элемент ьзыделецця старшего значащего разряда, и блоков памяти, блок управления, выход 1-го накапливающего сумматора (д = 1,, и) псрвой группы подключен к первому входу з.-го элемента И первой группы, второй вход д-го элемента И первой грулпьз подключезз к первому выходу блока управления, вход признака начала работгп устройства подключен к входу запуска блока управления, о ти ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введецьз первая группа из и сумматоров, (и) з:одцрующих элементов выделения старшего значащего разряда, и блоков сдвига, вторая группа из и сумматоров, вторая группа из и накап 1252792кивающих сумматоров, вторая группаиз.п элементов И, п дешифраторов,первый счетчик, блок элементов. И,коммутатор приращений и знаков, блоканализа, блок элементов ИЛИ, вход при знака окончания работы блока управле"ния подключен к выходу блока анализа,входы шага интегрирования устройстваподключены к входам режима интегрирования блока управления, второй выход 10блока управления подключен к первомувходу блока элементов И и к счетномувходу первого счетчика, третий выходблока управления подключен к синхровходам и сумматоров второй группы, 15четвертый выход блока управления подключен к синхровходам и сумматоровпервой группы и накапливающих сумматоров второй группы, пятый выход блокауправления подключен к входу младшего 2 Оразряда первого счетчика, шестой выход блока управления подключен к стробирующим входам кодирующих элементоввыделения старшего значащего разряда,седьмой выход блока управления подклю чен к входам чтения блоков памяти спервого по п-й и к управляющему входукоммутатора приращений и знаков, вось"мой выход блока управления подключенк синхровходам п накапливающих сумматоров первой группы и п сумматоровторой группы, девятый выход блока управления подключен к управляющему входу блока анализа, выход признакаокончания интегрирования блока управления подключен к первым входам зле- З 5ментов И второй группы, выход регист"ра шага интегрирования подключен квторому входу блока элементо И, выходкоторого подключен к информационномувходу первого счетчика, выход которо.4 Ого подключен к первым информационнымвходам сумматоров второй группы, выход 1-го блока памяти подключен к инФормационному входу 1-го блока сдвига,тактовые входы блока сдвига подключе ны к первому выходу коммутатора приращения и знаков, ыход 1-го блока сдвига подключен к информационному входу-го накапливающего сумматора первойгруппы и к первым информационным вхо"5 бдам сумматоров первой группы, выход1-го элемента И перой группы подключен к второму информационному входуд-го сумматора первой группы, знаковъе входъ 1 накаплиающих сумматоров 55первой группы и сумматоров первойгруппы подключены к второму выходукоммутаторов приращений и знаков, выход 1-го сумматора первой группы подключен к информационному входу 1-го кодирующего элемента выделения старшего значащего разряда, знаковый выход которого подключен к знаковому входу 1-го накапливающего сумматора торой группы и к 1-му входу первой рупиы коммутатора приращений и знаков, выход округленного значения производной 1 го кодирующего элемента выделения старшего значащего разряда подключен к третьему информационному входу -го сумматора первой группы, выход старшего значащего разряда -го кодирующего элемента выделения старшего значащего разряда подключен к второму информационному входу -го сумматора второй группы, выход которого подключен к входам -го дешифратора и к 1-му информационному входу второй группы коммутатора приращений и знаков, выход 1-го дешифратора подключен к информационному входу 1-накапливающего сумматора второй группы и к д-му входу блока элементов ИЛИ, выход 1-го накапливающего сумматора, второй группы подключен к второму входу 1-го элемента К второй группы, выход которого подключен к -му разряду выхода результата устройства, выход блока элеметов ИЛИ подключен к информационному входу бло. блока анализа, при этом блок анализа содержит регистр значения точности интегрирования и сумматор невяэки, синхровход которого подключен к управляющему входу блока анализа, первый информационный вход сумматора не- вязки подключен к информационному входу блока анализа, второй информационный вход сумматора невяэки подключен к выходу регистра значения точности интегрирования, знаковый выход сумматора невязки подключен к выходу блока анализа, причем блок управления содержит генератор импульсов, два дешифратора, четыре счетчика, два триггера, сумматор, блок элементов задержки, шесть элементов И, два блока элементов И, шесть элементов ИЛИ, элемент НЕ, блок элементов НЕ, вход запуска блока управления подключен к входу запуска генератора импульсов и к первому входу первого элемента ИЛИ,вьгход генератора импульсов подключенк первым входам первого и второгоэлементов И, выход первого элементаИ подключен к счетному входу второгосчетчика, выходы которого подключены к входам первого дешифратора, вторые входы первого и второго элементов И подключены соответственно к прямому и инверсному выходам первого триггера,5 выход первого элемента ИЛИ подключен к входу установки в "1" первого триггера, выход второго элемента И подключен к первым входам третьего и четвертого элементов И, вторые входы ко торых подключены соответственно к прямому и инверсному выходам второгориггера, вход установки в "1" которого подключен к выходу переполнения третьего счетчика и к первому входу 15 четвертого элемента ИЛИ, вход установ. ки в "0" второго триггера подключен к выходу шестого элемента ИЛИ, выход пятого элемента И подключен к первым входам пятого и шестого элементов ИЛИ,10 выход четвертого элемента И подключен к счетному входу четвертого счетчика, выходы которого подключены к входам второго дешифратора, первый выход которого подключен к первому входу второго элемента ИЛИ, второй выход к первому входу третьего элемента ИЛИ, тре тий выход - к первым входам пятого и шестого элементов И, четвертый выход - к синхровходу сумматора, пятый выход 0 к первым входам седьмого и восьмого элементов И, входы режима интегриро" вания блока управления подключены к первым входам сумматора, вход признака окончания работы блока управления ,подключен к входу первого элемента НЕ35 и к второму входу шестого элемента И, выход первого элемента НЕ подключен к второму входу пятого элемента И, выход шестого элемента И подключен к счетному входу пятого счетчика, выход40 которого подкпючен к второму входу сумматора, вьссод которого подключен к второму входу блока элементов НЕ и к второму входу первого блока элементов И, вьиод блока элементов НЕ подключен к второму входу второго блока элементов И, выход первого блока элементов И, подключен к второму входу первого элемента ИЛИ, выход второго блока элементов И подключен к входу блокировки генератора импульсов, выход пятого элемента ИЛИ подключен к входу установки в 10" третьего счетчика, ин. формационный выход которого подключен к входу блока элементов задержки, вы" ход первого дешифратора подключен к первому выходу блока управления, второй - к второму выходу блока управле ния и к второму входу четвертого элемента ИЛИ, третий выход - к второму входу второго элемента ИЛИ, выход которого подключен к третьему выходу блока управления, четвертый выход - к второму входу третьего элемента ИЛИ, выход которого подключен к четвертому выходу блока управления, пятый выходк второму входу пятого элемента ИЛИ, к входу установки в "0" первого триггера, к второму входу шестого элемента ИЛИ, выход второго элемента ИЛИ подключен к третьему выходу блока управления, выход третьего элемента ИЛИ подключен к четвертому выходу блока управления, пятый выход первого дешифратора подключен к пятому выходу блока управления, выход четвертого флемента ИЛИ подключен к шестому выходу блока управления, выход третьего элемента И подключен к счетному входу третьего счетчика и к седьмому выходу блока управления, выход блока элементов задержки подключен к восьмому выходу блока управления, второй выход второго дешифратора подключен к девятому выходу блока управления,входы режима интегрирования блока управления подключень 1 к первым входам сумматора.1252792в Составитель В.СмирновТехред И.Верес Корректор С,Черни Редактор В.Петраш Заказ 4622/50 Тираж 671 Подписное ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, %-35; Раушская наб д. 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4