Элемент памяти

СОК)З СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 737514 А 51)5 8 11 С 17/О ОПИС К АВТОРС РЕ ИДЕТЕЛЬСТВ 0 тельс ститут ин. С тельство СССС 17/00, 1989ТИосится к вычбыть использо тельо при и те е и может 6 апоминаю ыходом год льными возм тен запомина нзисторах, со , управляющи польэо тройст расши ОСтям щий э озданишенным Ы 4и,лементй плавстор, за ИзвеДП тремыч нта являются ы на его реамому явый запопервыи и ры с канай транзиключевой емент И, являются ия резермента па- . ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(57) Изобретение отнной технике и может обретение относится к вычисл ыть ис вано при щих ус в с повыных и ренными минающии элемНедостатко мебольшие аппар УР ратлизацию,Наиболее близким к предлагаляется программируемый постоянминающий элемент, содержащийвторой запоминающие транзистолом К-типа, третий запоминающистор с каналом р-типа, первыйтранзистор с каналом К-типа, эпервый и второй входы которогосоответственно входом разрешенвирования и адресным входом эле С ПОВЫ- ен ными Целью емента игается четвервторой ющими ого пола вкая 9 питааписи в ,е, реа- езервисоздании запоминающих устроиств шенным выходом годных и расшир функциональными возможностями, изобретения является упрощение эл памяти, Поставленная цель дост тем, что элемент памяти содержит тый запоминающий транзистор 4 и ключевой транзистор 5 с соответству связями, При поступлении высок тенциала на затвор транзистора 5 и перемычка б отключается от шины ния. Это допускает возможность з элемент памяти по входам 13,14, т лизовать режим предварительного р рования, 1 ил. мяти, плавкую перемычку, первый вывод которой соединен со стоками первого запоминающего транзистора, первого ключевого транзистора, затворами второго и третьего запоминающих транзисторов, стоки которых соединены с затвором первого запоминающего транзистора и являются выходом элемента памяти, к шине нулевого потенциала которого подключены истоки первого и второго запоминающих транзисторов и исток первого ключевого транзистора, затвор которого соединен с выходом элемента И, исток третьего запоминающего транзистора подключен к шине питания элемента памяти,Недостаток этого элемента состоит в его повышенной сложности и ограниченных функциональных возможностях, так как для реализации функции предварительного резервирования в данном устройстве необходимо использовать второй запоминающий элемент с соответствующими связями,5 10 15 20 30 35 40 45 50 55 Цель изобретения - упрощение элемента памяти,Поставленная цель достигается тем, что в элемент памяти, содержащий первый и второй запоминающие транзисторы с каналом М-типа, третий запоминающий транзистор с каналом р-типа, первый ключевой транзистор с каналом К-типа, элемент И, первый и второй входы которого являются соответственно входом разрешения резервирования и адресным входом элемента памяти, плавкую перемычку, первый вывод которой соединен со стоками первого запоминающего транзистора, первого ключевого транзистора, затворами второго и третьего запоминающих транзисторов, стоки которых соединены с затворами первого запоминающего транзистора и являются выходом элемента памяти, к шине нулевого потенциала которого подключены истоки первого и второго запоминающих транзисторов и исток первого ключевого транзистора, затвор которого соединен с выходом элемента И, исток третьего запоминающего транзистора подключен к шине питания элемента памяти, введен четвертый запоминающий транзистор с каналом р-типа и второй ключевой транзистор с каналом ртипа, исток которого соединен с истоком третьего запоминающего транзистора и истоком четвертого запоминающего транзистора, затвор и сток которого соединены с затвором и стоком первого запоминающего транзистора соответственно, сток второго ключевого транзистора соединен со вторым выводом плавкой перемычки, а затвор является входом предварительного резервирования элемента памяти.По сравнению с известным в предлагаемом техническом решении введены четвертый запоминающий и второй ключевой транзисторы р-типа, а также новые связи между перечисленными и известными элементами,Введение запоминающего и ключевого транзисторов р-типа и новых связей между новыми элементами и известными позволяет использовать предполагаемый элемент в режиме предварительного резервирования, значительно упростив его по сравнению с известным,На чертеже приведена схема предлагаемого элемента памяти.Элемент памяти содержит транзисторы 1 - 4, образующие запоминающий элемент, второй ключевой транзистор 5, плавкую перемычку б, первый ключевой транзистор 7, элемент И 8,шину питания 9, вход предварительного резервирования 10, выход 11, шину нулевого потенциала 12, вход разрешения резервирования 13, адресный вход 14,Истоки 3 и 4 транзисторов запоминающего элемента соединены с шиной питания 9, а стоки транзисторов 2 и 3 с затворами транзисторов 1 и 4 и выходом элемента 11, Истоки транзисторов 1 и 2 запоминающего элемента подключены к шине нулевого потенциала 12 и истоку первого ключевого транзистора 7, сток которого соединен со стоками транзисторов 1 и 4, затворами транзисторов 2 и 3 и первым выводом плавкой перемычки б, Затвор первого ключевого транзистора 7 подключен к выходу элемента И 8, первый и второй входы которого соединены с входом разрешения резервирования .13 и адресным входом 14 соответственно. Второй вывод плавкой перемычки б подключен к стоку второго ключевого транзистора 5, затвор и исток которого соединены с входом предварительного резервирования 10 и шиной питания 9 соответственно.Элемент памяти работает следующим образом,В рабочем режиме на входы предварительного резервирования 10 и разрешения резервирования 13 поданы сигналы "0", В результате транзистор 5 открыт, а транзистор 7 закрыт и состояние элемента определяется состоянием перемычки б. После пережигания перемычки б на выходе элемента 11 устанавливается "1", что обеспечивается асимметрией запоминающего элемента. Асимметрия запоминающего элемента может быть достигнута за счет различной ширины каналов, образующих его транзисторов 1-4, Если перемычка б сохранена, то узловая стоковая емкость транзисторов 1,4 и 7 заряжается до напряжения питания и на выходе элемента 11 устанавливается состояние "0",При подаче сигнала "1" на вход предварительного резервирования 10 элемент переходит в режим предварительного резервирования, В этом случае транзистор 5 закрывается и наличие плавкой перемычки на работе элемента не сказывается. Запись в запоминающий элемент 1-4 адреса дефектного элемента памяти производится при подаче сигнала "1" на вход разрешения резервирования 13. При этом в зависимости от значения адреса остается закрытым либо открывается транзистор 7 так, что при адресном сигнале "1" ("0") на выходе 11 также устанавливается "1" ("0"), Проверка результатов резервирования может быть проведена при понижении сигнала на входе разрешения резервирования 13 до уровня "0", Для перепрограммирования запоминающего элемента на транзисторах 1 - 4 необ1737514 30 Составитель . С,Трошинедактор И,Сегляник Техред М,Моргентал Корректо авцова каз 1895 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытия113035, Москва, Ж, Раушская наб 4/5 ГКНТ СССР роизводственно-издательский комбинат "Патент", г, Уж л.Гагарина, 10 ходимо предварительно сбросить хранимую в нем информацию, Это достигается путем подачи импульса "0" на вход предварительного резервирования 10, при поддержании "0" на входе разрешения резервирования 13, При этом плавкая перемычка 6 сохраняется,так как, во-первых, процесс переключения достаточно быстро-. течен, во вторых, ток, протекающий через перемычку, ограничен транзистором 1.Таким образом, технико-экономическое преимущество предлагаемого элемента памяти состоит в его упрощении при сохранении широких функциональных возможностей. Формула изобретения Элемент памяти, содержащий первый и второй запоминающие транзисторы с каналом п-типа, третий запоминающий транзистор с каналом р-типа, первый ключевой транзистор с каналом п-типа, элемент И, первый и второй входы которого являются соответственно входом разрешения резервирования и адресным входом элемента памяти, плавкую перемычку, первый вывод которой соединен со стоками первого запоминающего транзистора, первого ключевого транзистора, затворами второго и третьего запоминающих транзисторов, стоки которых соединены с затвором первого за поминающего транзистора и являются выходом элемента памяти, к шине нулевого потенциала которого подключены истоки первого и второго запоминающих транзисторов и исток первого ключевого транзи стора, затвор которого соединен с выходомэлемента И, исток третьего запоминающего транзистора подключен к шине питания элемента памяти, о т л и ч а ю щ и й с я тем, что, с целью упрощения элемента памяти, 15 он содержит четвертый запоминающийтранзистор с каналом р-типа и второй ключевой транзистор с каналом р-типа, исток которого соединен с истоком третьего запоминающего транзистора и истоком четвер того запоминающего транзистора, затвор исток которого соединены с затвором и стоком первого запоминающего транзистора соответственно, сток второго ключевого транзистора соединен с вторым выводом 25 плавкой перемычки, а затвор является входом предварительного резервирования элемента памяти,