Буферный усилитель (его варианты)

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК вО Ш 2409 359 б 11 С 11 40 ОПИСАНИЕ ИЗОБРЕТЕНИЯ/К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(57) 1. Буферный усилитель, содержагций ключевые транзисторы с первого по четырнадцатый и нагрузочные транзисторы с первого по седьмой, стоки которых подключены к шине питания, затвор и исток первого нагрузочного транзистора полключены к стоку первого клюцевого транзистора и к затвору второго ключевого транзистора, исток первого ключевого транзистора полкл ючен к стоку четвертого ключевого транзистора, исток которого подключен к шине нулевого потенциала, затворы первого и четвертого ключевых транзисторов являются соответственно информационным входом и первым управлявшим входом усилителя, затвор и исток второго нагрузочного транзистора подключены к стоку второго ключевого транзистора, исток третьего нагрузочного транзистора подключен к стоку третьего ключевого транзистора, исток четвертого нагрузочного транзистора подключен к стоку пятого ключевого транзистора, исток цестого ключевого транзистора подключен к стоку седьмого ключевого транзистора, исток ко; торого подклкцен к шине нулевого потенци ал а, исток восьмого кл юцевого тра нзистора подключен к стоку девятого ключевого транзистора, исток десятого ключевого транзистора подключен к стоку олинадцатого клк)чевого транзистора и является выходом усилителя, затвор и исток одиннадцатого ключевого транзистора подключены соответственно к стоку Левятого ключевого транзистора и шине нулевого потенциала, сток двенадцатого ключевого транзистора полклюцен к шине питания, а исток - к истоку и затвору пятого нагрузочного транзистора и к затвору девятого ключевого транзистора, исток тринадцатого ключевого транзистора подключен к шине нулевого потенциала, а сток - к истоку двенадцатого ключе.вого транзистора, затвор которого подключен к затвору и истоку шестого нагрузочного транзистора, сток четырнадцатого ключевого транзистора подкл кцен к истоку шестого нагруэочного транзистора, а затвор четыр.надцатого ключевого транзистора - к сто.ку десятого клкчевого транзистора, сток десятого ключевого транзистора через на.грузочный резистор полключен к 1 пине пи. Ж тания, сток шестого ключевого транзистора полключен к вине питания, сток восьмого Ц ключевого транзистора является вторым уп- С равлякицим вхолом усилителя, исток и эатвор седьмого нагрузоцного транзистора пол ключены соответственно к стоку седьмого клюцевого транзистора и шине питания, исток пятого ключевого транзистора под.ключен к шине нулевого потенциала, отли-а чающийся тем, цто, с целью повышения его быстродействия, в него введены восьмой и девятый нагрузочные транзисторы, стоки которых подключены к шине питания, пятнадцатый ключевой тра нзистор, затвор и сток которого подключены к истоку четырнадцатого ключевого транзистора, а исток - к шине нулевого потенциала, шестнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого ключевого транзистора, затвор которого подключен к сто- )Эь ку седьмого и затвору десятого ключевых транзисторов, исток - к шине нулевого по.тенциала, а сток - к затвору восьмого ключевого гранзистора, семнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого ключевого транзистора, а исток и сток - к стоку пятого ключевоготранзистора, истоки второго и третьего ключевых транзисторов подключены к шине нулевого потенциала, затвор третьего нагру.зочного транзистора подключен к стоку третьего ключевого транзистора, затвор третьего ключевого транзистора подключен к стоку второго ключевого транзистора, затвор пятого ключевого транзистора подключен к стоку девятого ключевого транзистора, затвор шестого ключевого транзистора подклю.чен к стоку второго ключевого транзистора, затвор седьмого ключевого транзистора подключен к стоку первого ключевого транзйстора, затвор три надцатого ключевого транзистора подключен к стоку третьего ключевого транзистора, затвор четвертого нагрузоцного транзистора подключен к стоку седьмого ключевого транзистора, затвор восьмого нагрузочного транзистора подклю.чен к стоку девятого ключевого транзистора, исток - к стоку седьмого кл ючевого тра нзистора, затвор и исток девятого нагрузочного транзистора подключены к стоку шестнадцатого ключевого транзистора.2. Буферный усилитель, содержащий клю-.чевые транзисторы с первого по четырнадцатый и нагрузочные транзисторы с первого по седьмой, стоки которых подклюцены к шине питания, затвор и исток первого нагрузочного транзистора подключены к стоку первого ключевого транзистора и к затвору второго ключевого транзистора, исток первого клюцевого транзистора подключен к стлку четвертого ключевого транзистора, исток которого подключен к шине нулевого потенциала, затворы первого и четвертого ключевых транзисторов являются соответственно информационным входом и первым управляющим входом усилителя, затвор и исток второго нагруэочного транзистора подключены к стоку второго ключевого транзистора, исток третьего нагрузочного транзистора подключен к стоку третьего ключевого транзистора, исток четвертого нагрузочного транзистора подключен к стоку пятого ключевого транзистора, исток шестого ключевого транзистора подключен к стоку седьмого ключевого транзистора, исток которого под.ключен к шине нулевого потенциала, исток восьмого ключевого транзистора подключен к стоку девятого ключевого транзистора, исток десятого ключевого транзистора подключен к стоку одиннадцатого ключевого транзистора и является выходом усилителя, затвор и исток одиннадцатого ключевого транзйстора подключены соответственно к стоку девятого ключевого транзистора и шине нулевого потенциала, сток двенадцатого ключевого транзистора подключен к книне питания, а исток двенадцатого ключевого транзистора подключен к истоку и затвору пятого нагрузочного транзистора и к затвору девятого ключевого транзистора, исток тринадцатого ключевого транзистора подключен к шине нулевого потенциала, а сток - - к истоку двенадцатого ключевого транзистора, затвор которого подключен к затвору и истоку шестого нагрузочного тран зистора, сток четырнадцатого ключевого транзистора подключен к истоку шестого нагрузочного транзистора, а затвор четырнадцатого ключевого транзистора подключен к стоку десятого ключевого транзистора, сток шестого ключевого транзистора подключен к шине питания, сток восьмого ключевого транзистора является вторым управляющим входом устройства, исток и затвор седьмого нагрузочного транзистора подключены соответственно к стоку седьмого ключевого транзистора и к шине питания, исток пятого ключевого транзистора подключен к шине нулевого потенциала, отличающийся тем, что, с целью повышения быстродействия усилителя, в него введены восьмой и девятый нагрузочные транзисторы, стоки которых подключены к шине питания, пятнадцатый ключевой транзистор, затвор и сток которого подключены к истоку четырнадцатого ключевого транзистора, а исток - к шине нулевого потенциала, шестнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого кл кчевого транзистора, и затвору десятого ключевого транзистора, исток - к шине нулевого потенциала, а сток шестнадцатого ключевого транзистора подключен к затвору восьмого ключевого транзистора, семнадцатый ключевой транзистор, затвор которого подклюцен к стоку седьмого ключевого транзистора, а исток и сток к стоку пятого ключевого транзистора восемнадцатый ключевой транзистор, затвор которого подключен к стоку тринадцатого ключевого транзистора, сток - к шине питания, а исток - к стоку десятого ключевого транзистора, истоки второго, третьего и девятого ключевых транзисторов подключе. ны к шине нулевого потенциала, затвор третьего нагрузочного транзистора подключен к стоку третьего ключевого транзистора, затвор третьего ключевого транзистора под. ключен к стоку второго ключевого транзистора, затвор пятого ключевого транзистора подключен к стоку девятого ключевоготранзистора, затвор шестого ключевого транзистора подключен к стоку второго ключевого транзистора, затвор седьмого ключевого транзистора подключен к стоку первого клюцевого транзистора, затвор тринадцатого ключевого транзистора подклк)чен к стоку третьего ключевого транзистора, затвор четвертого нагрузочного транзистора подключен к сток седьмого ключевого транзистора, затвор восьмого нагрузочного транзистора подключен к стоку девятого ключевого транзистора, исток - к стоку седьмого ключевого транзистора, затвор и исток девятого нагруэочного транзистора подкл кцены к стоку шестнадцатого ключевого транзистора.Изобретение относится к вычислительной технике и может быть использовано при разработке различных запоминакнцих устройств цифровых МДП БИС динамического и квазипотенциального типов, особенно встроен. ных формирователей управляющих и выходных сигналов в виде интегральных схем.Известен буферный усилитель, содержащий МДП-транзисторы, в том числе нагру. зочные с первого по шестой и ключевые с первого по четырнадцатый, входную шину, выходную шину, шины разрешения работы, шину запрета работы, шину питания и шину общего потенци ал а, причем сток первого на грузоч ного тра изистора обедне н ного тип а подключен к шине питания, его исТок и затвор соединены между собой, со стоком первого ключевого транзистора обогащенного типа, затвор которого подключен к входной информационной цагине, сток второго нагру. зоцного транзистора обедненного типа к шине питания, его затвор соединен с его истоком и подключен к стоку второго ключевого транзистора обогащенного типа, затвор которого подключен к стоку первого ключевого транзистора или выходу первого инвертора, сток третьего нагрузочного транзистора обедненного типа - к шине питания, его затвор - к затвору второго нагрузочного транзистора, а его исток соединен со стоком третьего ключевого транзистора обогащенного типа, затвор которого подключен к стоку первого ключевого транзистора, истоки первого, второго и третьего ключевых транзисторов соединены между собой и со стоком четвертого клкцевого транзистора обогащенного типа, затвор которого подключен к первой шине разрешения выхода, а исток - к шине обцего потенциала, четвертый нагрузочный транзистор обедненного типа включен между шиной питания и шиной общего потенциала через пятый и шес. той ключевые транзисторы обогащенного типа, затвор четвертого нагрузоцного транзистора соединен с его истоком и стоком пятого ключевого транзистора, а также с затвором пятого нагруэочного транзистора обедненного типа, затвор пятого ключевого транзистора - со стоком третьего клкчево. го транзистора, с которым соединень; также затворы седьмого ключевого транзистора обогащенного типа и шестого нагрузочного транзистора обедненного типа, затвор шестого ключевого транзистора соединен с первой шиной разрешения выхода, сток восьмого ключевого транзистора с нулевым поооговым напряжением - с шиной питания, его исток -- со стоком пятого нагруэочного транзистора, а затвор - с затвором девя. того ключевого транзистора с нулевым пороговым напряжением и подключен к первой шине разрешения выхода, сток девятого клю чевого транзисторак шине питания, а его исток соединен со стоком шестого на го клкцевого транзистора подключен к сто. ку седьмого ключевого транзистора, исток которого соединен с общей шиной, затвор одиннадцатого ключевого транзистора затвором тринадцатого ключевого транзнс тора обогащенного типа и подключен к вто. рой шине разрешения выхода, сток тринадцатого ключевого транзистора соединен с затвором четырнадцатого ключевого вь 1 ходного транзистора обогащенного типа и подключен к обгцей шине, сток четырнадцатого ключевого транзистора подклюцен к шине питания, а исток соединен с выходной шиной и стоком двенадцатого ключевого тран. зистора, исток которого подключен к шине общего потенциала 11.Недостатком этого усилителя является низкое быстродействие.Наиболее близким техническим решением к изобретению является буферный усилитель, содержащий нагрузоцные транзисторы с первого по седьмой, клюцевые транзисторы с первого по четырнадцатый, входную и выходную шины, винь 1 управления разрешени. ем выхода, шину питания н общую вину, причем сток первого нагрузочного транзистора подключен к шине питания, затвор и ис. ток - к стоку первого ключевого транзистора и к затворам второго и третьего ключевых транзисторов соответственно, истоки ключевых транзисторов с первого по третий - к стоку четвертого ключевого транзистора, исток которого подключен к обгцей шине, затворы первого и четвертого ключевых транзисторов являются соответственно информационным входом и первой циной упра влени я разрешением выхода, затворы второго и третьего нагрузоцн ых тра нзисторов подключены к истоку второго нагрузочного транзистора и к стоку второго ключевого транзистора, исток третьего нагрузочного транзистора - к стоку третьего ключевого транзистора, затвор и исток четвертого нагрузочного транзистора - к стоку пятого ключевого транзистора и к затвору шестого ключевого транзистора с нулевым поро. говым напряжением, исток шестого ключевого транзистора - к стоку седьмого клю. чевого транзистора, исток которого подключен к общей вине, затвор восьмого ключевого транзистора с нулевым пороговым напряжением - к затворам пятого и седьмого ключевых транзисторов и стоку. третьего ключевого транзистора, исток восьмого ключевого транзистора - к стоку девятого ключевого транзистора, затвор десятого ключевого транзистора - к стоку седьмого ключевого транзистора, исток десятого ключевого транзистора - к стоку одиннадцатогс ключевого транзистора и является выходом 40 10 15 20 25 ЗО 35 45 50 55 грузочного транзистора, исток которого сосдннен со стоками десятого, одиннадцатого и затвором двенадцатого ключевь 1 х транзнс. торов обогащенного типа, сток тринадцато 12409устройства, затвор и исток одиннадцатого ключевого транзистора полклк)чены соответственно к стоку девятого ключевого транзис.тора и к общей шине, пятый нагрузоцный транзистор, исток и затвор которого соеди.иены между собой и подключены к затвору девятого ключевого транзистора, затвор и исток шестого нагруэочного транзистора - к затвору двеналцатого ключевгио транзистора с нулевым пороговым напряжением, сток которого подключен к шине питания, а ис.ток восьмого ключевого транзистора соеди.нен с затвором пятого нагрузочного транзистора и стоком триналцатого клк)цевого транзистора, исток которого подключен к общей шине, а затворк стоку третьего ключевого транзистора, затвор и сток седьмого нагрузочного тра из истора, а также стоки второго, третьего, четвертого, пятого и шестого нагрузочных и шестого ключевого транзисторов - к шине питания, исток сельмого нагрузочного транзистора соелинен со стоком седьмого клюцевого транзистора, сток четырнадцатого ключевого транзистора под.ключен к истоку шестого иагрузоцного транзистора, а затворк стоку десятого ключевого транзистора и к первому выводу нагрузочного резистора, второй вывол которого подключен к шине питания, исток четырнадцатого ключевого транзистора соединен с общей шиной, сток шестого ключевого транзистора подключен к шине питания, а сток восьмого клюцевого транзистора - к второй шине управления разреше.нием выхода 2.Недостатком известного усилителя является низкое быстродействие, связанное с его собственными внутренними залержками и задержками формирования на выходной ши.не выходного логического перепада на ем.костную нагрузку 00 пФ и более.Целью изобретения является повышение быстролействия усилителя.Поставленная цель согласно первому варианту лостигается тем, что в буферный усилитель, содержащий ключевые транзисторы с первого по четырнадцатый и нагрузочные транзисторы с первого по сельмой, стоки которых иодклюцены к шине питания, затвор и исток первого нагрузочного транзистора - к стоку первого ключевого транзистора и к затвору второго ключевого тран.эистора, исток первого ключевого транзистора - к стоку четвертого клк)чевого транзистора, исток которого подключен к шине нулевого потенциала, затворы первого и четвертого ключевых транзисторов являются соответственно информационным входом и первым управляющим входом усилителя, затвор и исток второго нагрузочного тран зистора подключен к стоку второго ключевого транзистора, исток третьего иагрузоцного транзисторак стоку третьего клк)цевого транзистора, исток четвертого нагрузоцного 5 10 15 20 25 30 35 40 45 50 55 транзистора - к стоку пятого ключевого транзистора, исток шестого ключевого транзистора - к стоку седьмого ключевого транзистора, исток которого подключен к шине нулевого потенциала, исток восьмого ключевого транзистора - к стоку девятого ключевого транзистора, исток лесятого ключевого транзистора - к стоку одиннадцатого ключевого транзистора и является выходом усилителя, затвор и исток одиннадцатого ключевого транзистора подключены соответственно к стоку девятого ключевого транзистора и шине нулевого потенциала, сток двенадцатого ключевого транзистора - к шине питания, а исток - к истоку и затвору пятого нагруэочного транзистора и к затвору девятого ключевого транзистора, исток тринадцатого ключевого транзистора - к шине нулевого потенциала, а сток - к истоку двенадцатого ключевого транзистора, затвор которого подключен к затвору и истоку шестого нагрузочного транзистора, сток четырнадцатого ключевого транзистора подключен к истоку шестого нагрузочного транзистора, а затвор четырнадцатого ключевого транзистора - к стоку десятого ключевого транзистора, сток десятого ключевого транзистора через нагрузочный резистор - к шине питания, сток шестого ключевого транзистора - к шине питания, сток восьмого ключевого транзистора является вторым управляюгцим входом устройства, исток и затвор седьмого нагрузочного транзистора подключены соответственно к стоку седьмого ключевого транзистора и к шине питания, исток пятого ключевого транзистора - к шине нулевого потенциала, введены восьмой и девятый нагрузочные транзисторы, стоки которых полклюцены к шине пи. тания, пятнадцатый ключевой транзистор, затвор и сток которого иолключены к истоку четырнадцатого ключевого транзистора, а исток - к шине нулевого потенциала, шестнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого и затвору десятого ключевых транзисторов, истокк шине нулевого потенциала, а сток - к затвору восьмого ключевого транзистора, семналцатый ключевой транзистор, затвор которого подключен к стоку седьмого ключевого тра н зистор а, а исток и сток - к сто. ку пятого ключевого транзистора, исток второго, третьего и девятого ключевых транзисторов - к шине нулевого потенциала, затвор третьего нагруэочного транзистора - к стоку третьего клк)цевого транзистора, затвор третьего ключевого транзистора - к стоку второго клюцевого транзистора, затвор пятого ключевого транзистора - к стоку девятого ключевого транзистора, затвор шестого ключевого транзистора - к стоку второго клк)чевого транзистора, затвор седьмого ключевого транзистора . - к стоку первого ключевого транзистора, затвор трииадцатого ключевого транзисторак стоку третьего клкчевого транзистора, затвор четвертого нагрузочного транзисторак стоку седьмого кл ючевого т р анзистора, зат вор восьмого нагрузочного транзисторак стоку девятого клкчевого транзистора. исток к стоку седьмого клкчевого транзистора, затвор и исток девятого нагрузочного транзис. тора - - к стоку шестнадцатого ключевого транзистора.При этом согласно второму варианту в буферный усилитель, содержащий ключевые транзисторы сервого по четырнадцатый и нагрузочные транзисторы с первого по седьмой, стоки которых подключены к шине.питания, затвор и исток первого нагрузочного транзистора - к стоку первого ключевого транзистора и к затвору второго ключевого транзистора, исток первого ключевого травзистора - к стоку четвертого ключевого транзистора, исток которого подключен к шине нулевого потенциала, затворы первогои четвертого ключевых транзисторов являются соответственно информационным входом и первым управляющим входом усилителя, затвор и исток второго нагрузочного транзистора подключены к стоку второго ключевого транзистора, исток третьего нагрузоч. ного транзистора - к стоку третьего ключевого транзистора, исток четвертого нагрузочного транзистора в . к стоку пятого клю чевого транзистора, исток шестого ключевого транзисторак стоку седьмого ключевого транзистора, исток которого подключен к шине нулевого потенциала, исток восьмого ключевого транзистора - к стоку девятого ключевого транзистора, исток которого подключен к вине нулевого потенциала, сток десятого ключевого транзистора - к стоку одиннадцатого ключевого транзистора и является выходом усилителя, затвор и исток одиннадцатого клкчсвого транзистора подключены соответственно к стоку девятого ключевого транзистора и шине нулевого потенциала, сток двенадцатого ключевого транзистора - к шине питания, а исток двенадцатого клк)чевого транзистора - - к истоку и затвору пятого нагрузочного транзистора и к затвору девятого клк)чевого транзистора, исток тринадцатого ключевого транзистора - к шине нулевого потенциала, а сток - к истоку двенадцатого клкчевого транзистора, затвор которого подклк)чен к затвору и истоку пестого нагрузочного транзистора, сток четырнадцатого клкчевого транзистора - к истоку пестого нагрузочного транзистора, а затвор четырнадцатого ключевого транзистора -- к стоку десятого ключевого транзистора, сток шестого ключевого транзисторак вине питания, сток восьмого ключевого транзистора является вторым управлякнцим входом устройства, исток и затвор седьмого на рузочного транзистора подключены соответственно к стоку седьмого ключевого транзистора и к шине питания, исток пятого клк)чевого транзистора - ь шине нулевого потенциала, введены вось.мой и девятый нагрузочные транзисторы, 5 стоки которых подключены к шине питания,пятнадцатый ключевой транзистор, затвор и сток которого подключены к истоку четы рн адцатого ключевого тра изистора, исток пятнадцатого ключевого транзисторак шине общего потенциала, пестнадцатьй ключевой транзистора, затвор которого подключен к стоку седьмого ключевого транзистора, и затвору десятого ключевого транзистора, исток - к шине общего потенциала, а сток шестнадцатого ключевого транзис тора - к затвору восьмого ключевого транзистора, семнадцатый ключевой транзистор, затвор которого подключен к стоку седьмо.го ключевого транзистора, а исток и сток - к стоку пятого ключевого транзистора. восемнадцатый ключевой транзистор, затвор которого подключен к стоку тринадцатого ключевого транзистора, сток - к шине пи.тания, а исток восемнадцатого ключевого транзистора - к стоку десятого ключевого транзистора, истоки второго, третьего и де сятого ключевых транзисторов - к шинеобщего потенциала, затвор третьего нагрузочного транзистора - к стоку третьего ключевого транзистора, затвор третьего ключевого транзистора - к стоку второго ключевого транзистора, затвор пятого клк- чевого транзистора - к стоку девятого клк- чевого транзистора, затвор шестого ключевого транзистора - к стоку второго ключево го транзистора, затвор седьмого ключевого транзистора - к стоку первого клкчевого транзистора, затвор тринадцатого ключево.35го транзистора - к стоку третьего ключевого транзистора, затвор четвертого нагрузочного транзистора - к стоку седьмого ключевого транзистора, затвор восьмого нагрузочного транзистора - к стоку девятого 40 ключевого транзистора, исток - к стокуседьмого ключевого транзистора, а затвор и исток девятого нагрузочного транзистора к стоку шестнадцатого ключевого транзистора.На фиг. 1 изображена принципиальнаяэлектрическая схема первого варианта буферного усилителя; на фиг. 2 - второго варианта.Буферный усилитель по первому вариан.ту содержит (фиг. 1) нагруэочные транзисторы 1 - 9 с первого по девятый обедненного типа, шину 10 питания, ключевые транзисторы 11 - 27 с первого по семнадцатый (иэ них транзисторы 11 - 15, 17, 19 - 21, 23, 25 и 26 - обогаценного типа, а транзистор 16, 18, 22, 24 и 27 - с нулевым напряжени ем), первую 28 и вторую 29 шины разрешения выхода, выходную шину 30, резистор 31, шину 32 нулевого потенциала и входную информационную шину 33.Рд бота буферного усилителя р азрешдетс", си цдлдмн разрешения выхода по шинам 28 и 2), имеюгццми высокий уровень напряцеццц, равный напряжению шины 10. От это высокого уровня напряжения включаезсн ключевой транзистор 14, соединяя ис,ц т 1)йцзисторд 11 с цИНОЙ 32. ВыхОДцые ц.ццевые транзисторы 20 и 21 иэ закрытого с,;,.тон ция (высокоимпедансного) переходят д рабочий режим считывании информации: яыходцого напряжения логического нуляР) дь) либо выходного напряжении логической единицы ) щх) в зависимости от уровня логического напряжения на информдионном входе 33.Пусть работа буферного усилителя расслдтрнвдется с момента, когда входное напряжение на информационном входе 33 соответствует уровню логического нуля, Инверторный каскад цд транзисторах 11 и 1 ицвертцрует этот низкий уровень входного напряжения ц открывает ключевые транзисторы 12 и 17, отчего напряжение на стоках этих транзисторов падает до потенциала шины 32, разряжая затворы цагрузочного транзистора 2, ключевых транзисторов 6 и 13, переводя их в закрытое состояние. По мере понижения потенциала на стоке транзистора 2 нарастает напряжение на затворе ключевого тоанзистора 23 и стоке закрытого . рдцзнсторд 13, которое передается через дгрузоццый транзистор 3, шунтируя затвор транзистора 9 ца шину 32, запирая иосл сииОдновременно с закрытием ключевого зрдцзистора 20 запирается транзистор 26, позволяя цдгрузочному транзистору 9 зарядить затвор транзистора 18 до напряжеия шины 10. Заряд затворов транзисторов 21. 15 и 8 некоторое время удерживается выключением транзистора 19, так как внутренние задержки прохождения входного сигнала до затвора ключевого транзистора 18 с цулевьм пороговым напряжением меньше внутренних задержек прохождения входного сигнала до затвора транзистора 19. Тем це менее скорость разряда Выходной шины с емкостьо нагрузки СИР 00 пФ выходным ключевым транзистором 21 происходит за оцень короткое время, так как ключевой транзистор 20 запираетея раньше, чем открь;цд.-;.ся транзистор 21. После эапирания транзистора 20 напряжение на стоке данного транзистора и затворе ключевого транзистора 24 с нулевым пороговым напряжением повыцается до напряжения шины 1 О за сцст протекания тока через резистор 31.Потенциал на стоке транзистора 24 и затвоИе ключевого транзистора 22 понижается до определенного уровня, который задается, выбором соотношений ширины канала % к длине канала 1. транзистора 24 и тра нзисторд 25, включенного диодом, т.е, затвор со стоком сединены вместе, Транзистор 6 яв. 5 10 15 20 25 30 35 40 45 50 55 ляется нагрузочным транзистором с обеднением для более резкого нарастания напряжения на затворе транзистора 22 в момент срабатывания обатной связи, которая заводится со стока транзистора 20 на транзисторы 24, 25 и 6. Снижение проводимости транзистора 22 за счет отрицательной обратной связи со стока транзистора 20 на затвор транзистора 24 - нагрузочный транзистор 5 с обеднением выполнен длинноканальным - позволяет более быстро разрядить уэ ловой конденсатор; затвор транзистора 19, диффузионные области - сток транзистора 23, истоки транзисторов 22 и 5. Открывание транзистора 5 разряжает до уровня логического нуля нижнюю обкладку МДП- конденсатора, выполненного на транзисторе 27 с нулевым пороговым напряжением. Нагрузочный транзистор 4 с обеднением подзапирается низким уровнем логического нуля на затворе, в результате чего ключевой транзистор 15 выполняется с меньшим соотношением ФЕ, а значит представляет и меньший паразитцый конденсатор для предыдущего инверторного каскада на транзисторах 19 и 18.Теперь допустим, цто напряжение на информационном входе 33 возросло до уровня логической единицы и проводимость ключевого транзистора 11 резко повысилась. Вследствие этого через нагрузочный транзистор 1 обедненного типа и транзистор 11 протекает ток, а на выходе транзистораустанавливается уровень логического цуля, достаточный для запирания ключевых транзисторов 12 и 17 и отпирания транзисторов 16 и 13. Нагрузочный транзистор 2 обедненного типа выбирается более мощным по сравнению с нагрузочными транзисторами 1 и 3 по край. ней мере в 2 раза. Это обеспечивает более быстрое отпирание ключевого транзистора 16 с нулевым пороговым напряжением, вызывая тем самым протекание тока, который, суммируясь с током открытого нагрузочного транзистора 8 (%/. = 1), обеспечивает быст. рый заряд конденсаторов затворов транзисторов 20 и 27 (верхней обкладки МДП-конденсатора). Крутой фонд нарастания напряжения на затворе транзистора 20 обусловлен тем, что ключевой транзистор 17 запи. рается чуть раньше входным инвертором, образованным транзисторами 11 и 1, чем производится формирование напряжения на затворе транзистора 20.Одновременно с открыванием транзистора 20 открывается и транзистор 26, так как они имеют объединенные затворы, подключенные к одному и тому же выходу слож. ного инвертора, выполненного на транзисторах , 16, 15, 8, 27 и 4, блокируя прово димость транзистора 18, С нарастанием напряжения ца затворе транзистора 20 происходит разряд затвора транзистора 24, вследствие проводимости транзисторов 20112409 0 Фиг. 7 и 21, до некоторого уровня, примерно равного 2/5 напряжения шины 10. Это приводит к снижению проводимости транзистора 24 и колоколообразному нарастанию и спаду напряжения на затворе ключевого транзистора 22, который усиливает процесс заряда нагрузочным транзистором 5 затвора транзистора 9, отпирая последний. Поскольку запирание транзистора 18 происходит только при достижении определенного уровня напряжения на затворе транзистора 26, то процесс дальнейшего формирования затворного напряжения на транзисторе 20 получается следящим. Выключение транзистора 21 происходит после того, как только сложный инверторный каскад на транзисторах 17, 16, 15, 8, 27 и 4 зарядит конденсаторы: затвор-канал, затвор-исток, затвор-сток транзистора 20 до уровня напряжения не менее 3 В.Отпирание транзистора 19 блокирует транзисторы сложного инверторного каскада на транзисторах 5 и 8, приводя в дей. ствие бутстрепный каскад сложного инвертора, выполненного на транзисторах 15, 27, 4 и 6. С запиранием транзистора 15 происходит быстрый заряд нижней обкладки конденсатора на транзисторе 27 все более отпирающимся нагрузочным транзистором 4. В результате всех этих процессов и появления на выходной шине высокого уровня выходного напряжения идет дальнейшее формирование напряжения на затворе транзистора 20,При достижении на затворе транзистора 20 напряжения, равного напряжению шины 10, транзисторы 16 и 8 переходят в режим отсечки, так как затвор транзистора 8 находится под потенциалом шины 32, а по.роговое напряжение в наихудшем случае рав.5 но ( - 4 В), Исходя из сказанно д, дальней.шее нарастание напряжения на затворе транзистора 20 выводит его в режим пла.ваюгцего потенциала на затворе. А это значит, что изменению напряжения в канале со.111 ответствует аналогичное изменение напряжения на затворе, поскольку сосредоточенный на затворе заряд остается неизмененным (при условии, что емкость паразитного конденсатора, подключенная к затвору тран.зистора 20, равна нулю).Второй вариант буферного усилителя(фиг. 2) отличается от первого тем, что в нем вместо резистора 3 (фиг. 1) используется ключевой транзистор 31 с обеднением.Введение ключевого транзистора 31 собеднением дополнительных преимуществ перед первым вариантом по быстродействию не дает. Быстродействие обоих вариантов усилителя идентично. Следует, однако, отметить тот факт, что этот ключевой транзистор с обеднением выполняется в едином технологическом цикле с остальными транзисторами с обеднением.Работа буферного усилителя по второмуварианту не отличается от работы первого варианта буферного усилителя.Технико-экономическое преимуществопредложенного буферного усилителя заключается в более высоком быстродействии по сравнению с известным усилителем.Составител Техред И. Ве Тираа 674 И Государственного делам нзобретеннй Москва, Ж - 35, Раув П Патента, г. Укгороь В. Рудаковрес КорректоПодписно Редактор В. ДанкоЗаказ 6068/36ВНИИПпо13035,Фнлнал ПП ком нтета СССРоткрытнйскан наб., д. 45д, ул. Проектная,емки