Устройство для выполнения условного перехода

(22) Заявлено 13.10.81 (21) 3345374/1 8-24 с ярнсоединением заявки М Гееударствеай кемктет СССР ке авлам изфбретвввй к еткрмтийДата опубликования описания 25,02.83.. ф,Мелехи й ордена Ленина поли нм. М.И.Калинина 7 ) Заявнтел тут(54) УСТРО Я ВЫПОЛНЕНИЯ УСЛОВНОГОЕХОДА Изобретение относится к. вычислитель ной технике и может быть использовано при управлении такими объектамн, как технологичесжие процессы, промышленные установки, где требуется реализация многоместных логических функций от векто-. ра двоичных переменных, соответствую щнх сигналам на выходах релейных преобразователей, контролирующих код управляемого технологического процесса илн состояние промьппненной.установки: конечных выключателей, измерительных преобразователейэлементов защиты, переключателей на пульте оператора н т.д.Известно устройство для реализации, разветвлений в программах при выполне- нии команд условного перехода, содержащее,рчетчик команд, счетный вход которого соединен с выходом блока выбора условия переходя, информационные входы которого соединеет с.источниками осведо мительных сигналов 1.Для каждой многоместной логической функции можно составить бинарные программы, отличающиеся порядком анализ двоичных переменных по числам команд условного перехода. С целью минимнзац программ наиболее часто используется 5алгоритм Поллака.Минимизация бинарной программы достигается за счет выбора определенного зависящего от реализуемой функции порядка анализа двоичных переменных. При этоя для реализации бинарной программы предварительно требуется фраспаковка" вектора двоичных переменных н засылка выделенных разрядов в соответствующие ячейки блока памяти. Программы распаковки требуют дополнительных затрат памяти и машинного времени прн каждой реализации многоместных логических функций. Затраты времени на распаковку"сьма значительны, сравнимы с времем выполнения бинарной программы, Это ижает производительность вычислительных машин при логической обработке ин формации, в частности при реализации алгоритмов управления. а ии ю,не сн3Использование жесткого порядка ана лиза разрядов вектора двоичных переме ных, начиная с первого, позволяет искл чить необходимость "распаковки", но пр этом исключается и возможность миним зации бинарных программ, что в общем случае увеличивается объем программ в 2-4 раза. Поэтому такое решение экон мически не оправдано и не используетсИсключить .необходимость "распаковк вектора при использовании минимизиров :ных бинарных программ позволяют кома ры условного перехода по результату а лиза любого разряда вектора двоичных переменных.Наиболее близким по технической с ности к изобретению является устройст содержащее регистр сдвига, счетчик и блок управления. Вектор двоичных переменных записывается в регистр сдвига а номер анализируемого разряда помещается в счетчик. Далее циклически повторяется операция сдвига и вычитания единицы из счетчика, пока содержимое счетчика не станет равным нулю. В момент обнуления счетчика производится анализ .выбранного разряда и.по, его зн чению выполняется условный переход 2Недостатком данного устройства явл ется сравниельно большое время выпол нения команды анализа заданного разря да вектора двоичных переменных, связа ное с необходимостью осуществления большого числа сдвигов для выделения требуемого разряда.Целью изобретения является повышение производительности.Поставленная цель достигается тем, что в устройство, содержащее блок пам ти, регистр команд, счетчик команд, коммутатор условия перехода, блок мик ропрограммного управления и коммутатор адреса, выход которого соединен с адресным входом блока памяти, управля ющий вход соединен с первым выходом блока микропрограммного управления,вх которого подключен к первому выходу регистра команд, информационный вход которого соединен с информационным вь ходом блока памяти, информационный вход которого является информационным входом устройства, первый информационный вход коммутатора адреса подключен к выходу счетчика команд, второй информационный вход подключен к второму выходу регистра команд, третий информационный вход - подключен к третьему выходу регистра команд, информационнь вход счетчика команд подключен к инфор 9 М 053 4мационному выходу блока памяти,чет- .и ный вход счетчика команд соединен с выю- ходом коммутатора условия перехода,и первый вход которого является управляюи- у щим входом устройства, управляющие входы блока памяти, регистра команд, счетчика команд и коммутатора условия перео- хода соединены с вторым выходом блокаямикропрограммного управления. введен;и" 10,коммутатор информации, первый вход коан- торого подключен к информационному выхонь-, ду блока памяти, второй вход подключенна к третьему. выходу регистра команд, выход соединен с вторым входом коммута 1% тора условия перехода.ущ На фиг. 1 представлена схема устройво, ства; на фиг. 2 - временная диаграммаработы устройства; на фиг, 3 - схемасчетчика команд: на фиг. 4 - схема ком 20 мутатора условия перехода,Устройство содержит блок 1 памяти,регистр 2 команд, счетчик 3 команд,коммутатор 4 условия перехода, блок 5микропрограммного управления, коммута2 З тор 6 адреса с входом 7, выход 8 блока 5, выходы 10-12 регистра команц,а информационные входы 13-15 коммутатора 6, коммутатор 1 6 информации, вксья ды 17 и 18 коммутатора 4, счетныйЗ 0 вход 19 счетчика команд, адресный вход20 блока памяти, информационные входн 21 и выход 22 блока памяти, управляющие входы 23-26; выход 27 блока микропрограммного управления; управляющийвход 28 коммутатора 16, узел 29 памяти микропрограмм, регистр 30 адресаьдкрокоманд; регистр 31 микрокоманд,узел группы элементов И 32, генератор33 тактовых импульсов, адресный выход34 и управляющий выход 35 регистрамикрокоманд, выход 36 группы элементов И, тактовый вход 37 узла 29; вход38 группы элементов И; тактовый вход39 регистра микрокоманд, счетчик 40,логический преобразователь 41, вход 42од и выход 43 счетчика; выходы 44 и 45преобразователя 41, элементы И 46-49;элементы ИЛИ 50 и 51, мультиплексор52, элемент ИЛИ 53.50Цикл обращения Т, к блоку памяти:моменты изменений управляющих сигналов О:1 ОР ОРО,О и 0Работаустройства рассматри 3 аетсяпри выполнении команды условного перехода по значению двоичной переменной вф блоке 1 памяти,Команда считывается .из блока 1 па,й мяти по адресу, код которого находится в счетчике 3 команд, и записывается3 - 999053 4в регистр 2 команд. В этом же цикле ра- Временная диаграмма работы устройботй устройства в счетчике 3 команд фор ства (фиг. 2) содержит два цикла Ту мируется адрес следующей команды, При, работы устройства; цикл считывания копринудительной адресации команд код манды условного перехода по значению адреса следующей команды поступает с З двоичной переменной в блоке 1 памяти и информационного выхода блока 1 памяти, цикл ее выполнения. Каждый цикл Тя как часть кода считанной каманды и запи- разделен на 4 такта. сывается в счетчик 3. При естественной Микрокоманде имеет два поля: ацреон адресации команд од адреса следующей ное, которому соответствует выход 34, команды получается прибавлением едини-. уй и управляющее, которому соответствует цы к содержимому счетчика 3. выход 35. Поле управляющих сигналовКод.операции с выхода 10 поступает содержит несколько подполей кодирования в регистр.30 адреса микрокоманд блока управлякнцих сигналов. П мюропрограммного управления. Поп Х 1 - ппа копвроваввя упранпявуправлением блока 5 выполняется следук М , щего сигнала 0 З, щая мнкрокоманда: считывание операндаХ 3;2 ) для кодирования управляющих из блока 1 памяти по адресу, поступаю- сигналов Ц 2.2:1;35щему с выходов 11 регистра 2 команд ХЗ 5:43 для кодирования управпякецих через вход 13 коммутатора 6 адреса, исигналов 02:Ц; передача его на вход коммутатора 16 2 Ф,Х 8:6) - для кодирования управлякаба информации; выделение коммутатором 16сигналов О 3:Ц; из ойеранда разряда, код номера которо- ХфО:9 - для кодирования управляющих го поступает с выхода 12 регистра 2сигналов 01 2;1; команд на вход 28 коммутатора 16; Х 11 - дпя кодиревания управляющепередача выделенного разряда через вход 2 ф го сигнала36 17 ксюмутатора 4 на счетный вход 19 В узле 32 выполняется синхрониза,и прибавление его значения (фОф нли у 1 ф)ция управляющих сигналов тактовыми к содержимому счетчика 3. импульсами в соответствии с временнойПри выполнении микрокоманды из бпо диаграммой (фнг, 2) ка 5 на управляющий вход 24 блока 1 Эй2 З=гЧ = ЗЗЗЗ в памяти поступает код, обеспечивающ О 2,1 Х р.2 Х+Сз 3+СзЗ 4ра 6 адреса поступает код 01, на управ 0252 1 Х 215:43 ХЗ 55:4 СЗЗИ 3ляющий вход 25 счетчика 3 поступает3.1 Х 8:63-Х 8:6(С 33+ код 11 на управляющий вход 26 комму Зр +СЗЗГ 4 Э втатора 4 подается код ООО ц 2;1=Ха 2:1=ХЗ 510:93;Оь 21(Хэ 5113 о Ху 1 Ц) (С 2+ микрокоманду и выполняется за один цикл ЗЗобращения к блоку памяти, где Хз т ) - сигнал на выходе 1 -гоНа структурном уровне представления разряда регистра микрокоманд 31; устройства его работа рассматривается С ) 3 такт на выходе гене- в дискретном времени, за дискрет принят . ратора 33 тактовых импульсов 1-1,4; цикл обращения к блоку 1 памяти. В за- О - знак конкатенации. висимости от конкретной реализации.бло-Рассмотрим работу блока 5 микрока 1, в частности, от типа больших ин- программного управления прн считывании тегральных схем этот цикл может быть и выполнении команды анализа двоичной различным и ему соответствует различ- переменной э блоке памяти. (фиг.2. В ная временная диаграмма сигналов на ин- первом такте на управляющий вход 37 формационном 21, управляющем 24 и узла 29 памяти микропрограмм поступаадресном 20 входах бвжа 1 памяти и ет сигнал, обеспечивающий считывание на его информационном выходе.22. Дпя кода из ячейки по адресу, поступающему реализации требуемой временной днаграм- из регистра 30 адреса микрокоманд, Во мы цикл делится на такты с помощью втором такте под действием синхронизитактовых импульсов, вырабатываемых рующего импульса на входе 39 считыван генератором 33 в блоке 5 микропрограм- ный код микрокоманды записывается вИмного управления, и управляющие сигналы регистр 31 микрокоманд. Адресный код синхрониэируются соответствующими. так- с выхода 34 поступает на вход регистра товыми импульсами. 30 адреса. мийрокоманд, управляющий7 9990код 35 - на вход группы элементов И,С выходов 8 и 27 блока 5 микропрограммного управления во втором, третьем ичетвертом тактах поступают управляющИесигналы "00,01,1, обеспечивающие считывание команды из блока,1 памяти поадресу из счетчика 3 команд и запись еев регистр 2 команд, а также управляющий сигнал "10 ф, обеспечивающий формирование адреса следующей команды. Управляющие сигналы синхронизированы тактовыми импульсами в соответствии с вре-менной диаграммой, С выхода 36 на управляющий вход регистра 30 адреса микро,команд поступает управляющий сигнал ф"10, обеспечивающий запись в него кода,поступающего с,выхода 10 регистра 2команд.В следующем цикле работы устройстваобеспечивается выполнение команды. В 26первом такте осуществляется считываниесоответствующей микрокоманды из узла29 памяти микрокоманд и запись ее в начаде вторЬго такта в регистр 31. Вовтором, третьем и четвертом тактах фор- Имируются управляющие сигналы, обеспечивающие выполнение команды, как былоописано выше. На выходе 36 формируется управляющий сигнал 01, обеспечи. вающий запись в регистр 30 адреса мик- Мрокоманд адрес следующей микрокоманды,поступающий с выхода 34. Это должнабыть микрокоманда считывания следующей команды из блока 1 памяти.Применение предлагаемого устройствапозволяет исключить затраты памяти напрограммы распаковки векторов двоичныхпеременных и повысить производительностьвычислительных машин при программнойреализации многоместных логических функций,Формула изобретения Устройство для выполнения условногоперехода, содержащее блок: памяти, регистр команд, счетчик команд, коммутатор условия перехода, блок микропрограммного управления и коммутатор адреса, выход которого соединен с адресным входом блока памяти, управляющий вход соединен с первым выходом блока микро- программного управления, вход которого подключен к первому выходу регистра ко манд, информационный вход которого соединен с информационным выходом блока памяти, информационный вход которого являетсй информационным входом устройст ва, первый информационный вход коммутатора адреса подключен к выходу счетчи ка команд, второй информационный вход подключен к второму выходу регистра команд, третий информационный вход подклю чен к третьему выходу регистра команд, информационный вход счетчика команд подключен к. информационному выходу блока. памяти, счетный вход счетчика команд соединен с выходом коммутатора условия перехода, первый вход которого является управляющим входом устройства, управляющие входы блока памяти, регистра команд, счетчика команд и коммутатора условия перехода соединены с вторым выходом блока микропрограммного управления, о т л и ч а ю щ е е с я тем, что, с целью повышения производитель .ности, в него введен коммутатор информации, первый вход которого подключен к информационному выходу блока памяти, второй вход подключен к третьему выходу регистра команд, выход соединен с вторым входом коммутатора условия перехода.Источники информациипринятые во внимание при акспертизе1. Таненбаум Э, Многоуровневая организация. ЭВМ. М., Мнр, 1979, с. 256 281.2, Опублнкова иная заявка Японии Иф 54-4584, кл. С 06 Р 9/12, 1979 (прототип).