Цифровой генератор базисных функций

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскииСоциалистическимиРеслублнк и 1968796(61) Дополнительное к авт. свид-ву(22) Заявлено 29.10.80 (21) 2998910/18-24с присоединением заявки Йо(23) ПриоритетОпубликовано 231082 Бюллетень Мо 39 Р 1 М К з 6 06 Р 1/02 Государственный комитет СССР по делам изобретений и открытий(088.8) Дата опубликования описания 23.10.82 ВСВ:ОЮ 339%13" 1 З %1 ЛИЭЧЗКА(54) ЦИФРОВОЙ ГЕНЕРАТОР БАЗИСНЫХ ФУНКЦИЙ Изобретение относится к автоматике и вычислительной технике и может быть использовано в синтезаторах и анализаторах сложных сигналов различного назначения, в частности для формирования и обработки многочастот,- ных сигналов в многоканальных моделях или для формирования широкополосных сигналов с псевдослучайным законом изменения его параметров.Известен цифровой генератор синусоидальных колебаний, содержащий задающий генератор, счетчик, дешифратор и блок памяти. В этом генераторе блок памяти представлен постоянным. запоминающим устройством (ПЗУ) и предназначен для хранения отсчетов синусоидального сигнала (11.Известен цифровой генератор базисных функций, содержащий тактовый генератор, блок задания параметров, накапливающий сумматор, делитель частоты, блок преобразования прямого кода в инверсный, блок памяти, сумматор по модулю два и блок формирования адреса, состоящий из восьми сум маторов по модулю 2 (Ь - целое положительное число)(2)Недостаток известных генераторов состоит в том, что при генерировании базисных функций. с периодом , не кратным 2", необходимс хранить в блокепамяти отсчеты базисной функции какминимум для половины ее периода и,таким образом, требуется блок памятибольшой емкости,Целью изобретения является упрощение цифрового генератора базисныхфункций.Поставленная цель достигается тем,что цифровой генератор базисных функций, содержащий тактовый генератор,блок задания парметров, накапливающий сумматор, делитель частоты, первый и второй коммутаторы, блок преоб 15 Разования прямого кода в инверсный,блок памяти, сумматор по модулю два,причем выход числа составляющих группового сигнала блока задания параметров подключен к входу накапливающе 2 О.го сумматора, выход которого подключен к, управляющему входу делителячастоты, выход делителя частоты подключен к управляющему входу первогокоммутатора, первый выход тактовогогенератора подключен к информационному входу делителя частоты, к управляющему входу второго коммутатораи к тактовому входу блока преобразования прямого кода в инверсный, первый вход сумматора по модулю два соединен с управляющим входом блокапреобразования прямого кода в инверсный, выход которого подключен к адресному входу блока памяти, второйвход и выход сумматора по модулю дваподключены к информационным входамвторого коммутатора.,выход блока памя-ти и выход второго коммутатора являют"ся соответственно информационным изнаковым выходами цифрового генератора базисных Функций, содержит восемь сумматоров по модулю 2"-4 к(2 -4 к -ичО дискретное представление периода базисных функций; Ь - целое положительное число; к = 0,1. 2" - 1 - числозапрещенных состояний) и многовходо-вый сумматор, причем выход параметра частоты, выход параметра разноса частоты составляющих группового сигнала, выход параметра фазы группового сигнала и выход параметра задержки группового сигнала блока задания парамет"20 ров подключены к первому входу соответственно первого, второго, третьего и четвертого сумматоров по модулю 2 - 4 к, выход первого сумматора по модулю 2 - 4 к подключен к его второму входУ и к второму входу третьего сумматора по модулю 2" - 4 к, выход второго сумматора по модулю 2И 4 к подключен к его второму входу и к второму входу четвертого сумматора по модулю 2 ц - 4 к, выход третьего и выхбд четвертого сумматоров по модулю 2 пк подключены к первым входам пятого и шестого сумматоров по модулю 2-4 к соответственно, выход пято" го сумматора по модулю 2 -4 к подклюэ 35 чен к его второму входу и первому информационному входу первого коммутатора, выход шестого сумматора по модулю 2 Пг подключен к его второму входу и к первому входу седьмого сум матора по модулю 2 -4 к, второй входИкоторого подключен к выходу первого коммутатора, выход седьмого сумматора по модулю 2 Пк подключен к второму информационному входу первого 45 коммутатора и к первому входу восьмого сумматора по модулю 2 -4 к, втоЪ рой вход воторого подключен к выходу параметра фазы отдельных базисных функций блока задания параметров, выход восьмого сумматора по модулю 2 Ьк поразрядно (раэряды с нулевого по и-й) соединен с параллельным Ь-разрядным входом многовходового сумматора, выходы В)-го и В)-го разрядов восьмого сумматора по модулю 2 пг подключены к входам занесения слагаемых 2 к и к соответственно в многовходовый сумматор, выходы разрядов с нулевого по (Ь)-й многовходового сумматора подключены кбО входам соответствующих разрядов блока преобразования прямого кода в инверсный, выходы (Ь)-го и (и)-го разрядов многовходового сумматора подключены соответственно к первому 65 и второму входам сумматора по модулю два, первый выход тактового генератора подключен к тактовому вхоу седьмого сумматора по модулю 2 -4 к, второй выход тактового генератора к тактовым входам восьмого сумматора по модулю 2-4 к и многовходового сумматора, выход делителя частоты подключен к тактовым входам первого, второго, третьего, четвертого, пятого и шестого сумматоров по модулю 2 -4 к.Кроме того, сумматор по модулю 2 -4 к содержит Ь-разрядный сумматор (разряды с нулевого по Ь-й), первый и второй (и)-разрядные сумматоры (разряды со второго по Й-й), регистр и элемент ИЛИ, причем первый и второй входы и-разрядного сумматора являются первым и вторым входом сумматора по модулю 2"-4 к, выходы разрядов со второго по (и)-й и-разрядиого сумматора подключены к первымвходам одноименных разрядов первогои второго (Ь)-разрядных сумматоров,вторые входы разрядов первого (и) -разрядного сумматора соединены систочником постоянного двоичного кодачисла 4 к, выходы переноса и-разрядного и первого (и)-разрядного сумматоров через элемент ИЛИ подключены к вторым входам тех разрядов второго (Ь)-разрядного сумматора, номера которых совпадают с номерами единичных разрядов в двоичном коде числа 4 к, выходы нулевого и первого разрядов Ь-разрядного сумматора и выходы разрядов второго (и)-разрядного сумматора подключены к входам одноименных разрядов регистра, выходы которого являются выходами разрядов сумматора по модулю 2 Пк.На фиг, 1 представлена функциональная схема цифрового генератора базисных Функций; на фиг. 2 - функциональная схема сумматора по модулю 2 Пк.Генератор базисных функций содержит блок 1 задания параметров, накапливающий сумматор 2, делитель 3частоты, первый коммутатор 4, тактовый генератор 5, второй коммутатор 6,блок 7 преобразования прямого кодав инверсный, блок 8 памяти, сумматор9 по модулю два, сумматоры 10-17по модулю 2 -4 к многовходовый сум/иматор 18, Сумматор по модулю 2 -4 ксодержит Ь-разрядный сумматор 19,-2)-разрядные сумматоры 20 и 21,регистр 22, элемент ИЛИ 23,Генератор базисных функций работает следующим образом.Число М генерируемых пар (синфазная и квадратурная) составляющихгруппового сигнала (общее число базисных функций 2 М) хранится в накопительном сумматоре 2 и может изменяться под действием управляющегосигнала + дМр, поступающего с одноговторого коммутатора, выход блока памяти и выход второго коммутатора являются соответственно информационным и знаковым выходами цифрового генератора базисных функций, о т л ич а ю щ и й с я тем, что, с целью5 упрощения цифрового генератора базисных функций, он содержит восемь сумматоров по модулю 2 -4 г(2 -4 гЬдискретное представление периода базисных функций Й - целое положитель- о ное число; к = 0,1,.;.,2" -1 - число запрещенных состоянчй) и многовходовый сумматор, причем выход параметра частоты, выход параметра разноса частоты составляющих группового сигнала, 15 выход параметра фазы группового сигнала и выход параметра задержки группового сигнала блока задания параметров подключены к первому входу соответственно первого, второго, третьего 0 ичетвертого сумматоров по модулю 2-4 г, выход первого сумматора по модулю 2 -4 г подключен к его второмуЬвходу и к второму входу третьего сумматора по модулю 2-4 г, выход вто рого сумматора по модулю 2 -4 г подключен к его второму входу и к второму входу четвертого сумматора по модулю 2 ьг, выход третьего и выход четвертого сумматоров по модулю 2 Яг подключены к первым входам пятого и шестого сумматоров по модулю 2 фг соответственно, выход пятого сумматора по модулю 2-4 г подключен к его второму входу и к первому информационному входу первого коммутатора, вы- З 5 ход шестого сумматора по модулю 2)-4 г подключен к его второму входу и к первому входу седьмого сумматора по модулю 2)-4 г, второй вход которого подключен к выходу первого коммутатора, 40 выход седьмого сумматора по модулю 2 фг подключен к второму информационному входу первого коммутатора и к первому входу восьмого сумматора по модулю 2)-4 г, второй вход которого . 45 подключен к выходу параметра фазы отдельных базисных функций блока задания параметров, выход восьмого сумматора по модулю 2-4 г поразрядно (разряды с нулевого по и-й) соединен с параллельным и-разряднчм входом многовходового сумматора, выходы (Ь) -го и (и)-го разрядов восьмого сумматора по модулю 2-4 г подключены к входам занесения слагаемых 2 г и г соответственно в многовходовый сумматор, выходы разрядов с нулевого по (и)-й многонходового сумматора подключены к входам соответствующих разрядов блока преобразованияпрямого кода в инверсный, выходы(й) -го и (й) -го разрядов многовходового сумматора подключены соответственно к первому и второму входам сумматора по модулю два, первыйвыход тактового генератора подключенк тактовому входу седьмого сумматорапо модулю 2 -4 г,второй выход тактового генератора - к тактовым входамвосьмого сумматора по модулю 2"-4 ги многовходового сумматора, выход делителя частоты подключен к тактовымвходам первого, второго, третьего,четвертого, пятого и шестого сумматоров по модулю 2-4 г,2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что сумматор помодулю 2-4 г содержит и-разрядныйсумматор (раэряды с нулевого по Ь-й), первый и второй В)-разрядные сумматоры (разряды со второгопо й-й), регистр и элемент ИЛИ,причем первый и второй входы й-разрядного сумматора являются первым ив.орым входом сумматора по модулю2 -4 г, выходы разрядов со второго пои-й и-разрядного сумматора подклю-чены к первым входам одноименныхразрядов первого и второго В) -разрядных сумматоров, вторые входыразрядов первого (и)-разрядногосумматора соединены с источником постоянного двоичного кода числа 4 г,выходы переноса й-разрядного и перного (и) -разрядного сумматоров через элемент ИЛИ подключены к вторымвходам тех разрядов второго (Ь) -разрядного сумматора, номера которыхсовпадают с номерами единичных раз-рядов в двоичном коде числа 4 г, выходы нулевого и первого разрядови-разрядного сумматора и выходы разрядов второго (и) -разрядного сумматора подключены к входам одноимен,ных разрядов регистра, выходы которого являются выходами разрядов сумматора по модулю 2-4 г. Источники информации,принятые во внимание при экспертизе1. Приборы, элементы автоматикии вычислительной техники, Экспрессинформация, 1976, М 31, с. 6.2. Авторское свидетельство СССРпо заявке М 2810364/18-24,кл. С 06 Г 1/02, 1979 (прототип).968796 ВкР 8 х.Г Ео Составитель В. БайковРедактор И. Николайчук Техред С.Мигунова Корректор Н. Корол аказ 816 лиал ППП Патент, г. Ужгород, ул. Проектная,тираж 731 ВНИИПИ Государственно по делам изобретени 113035, Москва, Ж, РаПодписноео комитета СССРи открытийушская наб., д. 4/5