Постоянное запоминающее устрой-ctbo

71) Заявнтел итуг кибернетики АН Ордена Ленин ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО 54) ПОСТО совнацисамым омбиить На=2, И =Р 1чавнчвсгво разрядов полявегсгвующего 4 -омуаметрут К - количесггров. При этом блпустые зоны общей.памяти, и равноЮ =О Р.ъ4 ольшую ем- как Данное уость памяг Рдею - иа1адреса, соогходкому пар он памя- костью одных п араме и содержит 9 ячеек. формирует данныене формирует адреИзобретение относится к вычислительной технике и может быть применено в постоянных запоминающих устройствах контроллеров, устройств сбора и обработки информации и специализированных ЭВМ3 в случаях, когда адрес определяется со вокупностью нескольких параметров.Известно постоянное запоминающееустройство, позволяющее уменьшить количество адресуемых ячеек памяти за счет введения блока модификации адреса, котарый включен между усилителями считывания и регистром числа. Э таком запоминающем устройстве требуемая выходная информация может быть получена на ос 33 нове выходной информации из накопителя и информации о коде адреса путем модификации определенных разрядов в соответствии с признаками модификации, что фактически равносильно увеличению инфор- ЗВ мационноф емкости запоминающего уст; ройства 11Такое устройствона своем выходе, но четом рабочих и резервныхаждого поля кода адресане позволяет за счет этотобъем адресуемой памяти.иболее близким техническимо предлагаемому являетсяоминающее устройство, сгнстр адреса, адресный деок памяти, усилители считрегистр слова и блок у809379 4 где Р, - количество неиспользуемых (резервных) комбинаций поля 1 -го исходного параметра, а также О резервных ячеек памяти с повторяющимися фрагментами информации равноев Н-п6 = Б Р.-)з. 1,3= где н - количество функций от исходных параметров, входящих в состав кода адре-са, Р- количество совпадающих значений -й функции разрядностью п,2.3ГК недостаткам относится также йизкая плотность размещения инфсрмации в блоке памяти из-за наличия пустых зон и 1 повторяющихся фрагментов информации.Из-за указанных недостатков устройство имеет низкую .надежность.Цель изобретения - повышение надежности устройства. 20Поставленная цель достигается тем, . что в постоянное запоминающее устройство, содержащее адресные регистр и дешифратор, подключенный к блоку памяти, выходы которого соединены через блок д усилителей считывания .к входам числового регистра, блок управления, вход которого подключен к шине обращения, а первые выходы к соответствующим управляющим входам адресного и числового Зо регистров, адресного дешифратора и блока усилителей считывания, введены мультиплексоры, первый и второй накопитель, первая и вторая группа шифраторов и дешифраторы, входы которых подключены к соответствующим выходам адресного регистра, а выход через шифраторы первой и второй групп соединены соответственно с первыми входами первого накопителя и соответствующими входами муль-типлексоров, первые входы которых соединены с первыми выходами первого накопителя, а вторые - с выходами второго накопителя, второй выход второго накопителя подключен к одним иэ выходов блока управления, другие входы которого подключены к третьим входам первого накопителя, вторые входы которого подключены к адресной шине. На фиг. 1 приведена блок-схема уст-М ройства; на фиг. 2 - то же, с дополнениями.Устройство содержит адресный регистр 1, дешифраторы 2, первую и вторую группы шифраторов 3 и, 4, мультиплексоры 5, первый и второй накопители 6 и 7, адресный дешифратор 8, блок 9 памяти, усилители 10 считывания, числовой регистр 11, блок 12 управления, шину 13обращения, адресную шину 14.адресный регистр 1 имеет разрядностьЙ= Б чи содержит К полей, причем1 -ое поле соответствует 1 -ому исходному параметру и имеет количестворазрядов, равное пДешифратор 2 подключен ко вторымвыходам адресного регистра 1, которыепринадлежат полю, обладающему хотя быодной резервной комбинацией, Соответствующий дешифратор 2 подключен также ковторым выходам регистра 1 двух илиболее полей, значение функции от которых используется для формирования адреса. Кроме того, дешифратор 2 подключен ко вторым выходам регистра 1 тогополя, которое хотя и не имеет ни однойрезервной комбинации, но рабочие кодыкоторого перекодируют для оптимальногоразмещения информации в блоке 9 памяти. Следует отметить, что применениедешифратора 2 во всех случаях позволяет перекодировать коды соответствующих полей, а также коды значений функции от соответствующих исходных параметров,Первые выходы регистра 1 полей, необладающих резервными комбинациями, атакже не подлежащие преобразованию илиперекодированию, подключены непосредственно к соответствующим первым входамадресного дешифратора 8,Выходы каждого из дешифраторов 2подключены к входам соответствующихшифраторов 3 и 4 первой и второй групп.Выходы всех шифраторов 3 подключены к соответствующим первым входам накопителя 7, вторые входы которого соединены с адресными шинами 14. Выходывсех шифраторов 4 подключены к соответствующим первым информационным входам мультиплексоров 5, управляющие входы которых соединены с соответствующимипервыми выходами накопителя, вторые выходы которого подключены к первым входам накопителя 6, Вторые входы накопителя 6 соединены со вторыми выходамиблока 12,управления, третьи выходы которого подключены к третьим входам на-копителя 7, Вход блока 12 управлениясоединен с шиной 13 обращения, Выходынакопителя 6 подключены к соответствующим вторым информационным входаммультиплексора 5, выходы которых подключены к соответствующим вторым входам адресного дешифратора 8. Выходыадресного дешифратора 8 соеаинены с адресными входами блска 9 памяти, выход1 Ь 15 20 2 ЗО 35 46 4 ные шины которого подключены к соответствующим входам усилителей 10 считывания, выходы которых подключены ксоответствующим входам числового регистра 11,Первые выходы блока 12 управленияподключены к соответствующим управляющим входам (на фиг, 1 не показано) адресного регистра 1, числового регистра11, адресного дещифратора 8, усилителей10 считывания.Шифратор 4 предназначен для выделения и фиксации используемых (рабочих)состояний поля кода адреса соответствующего исходного параметра, количествозначений (состояний) которого меньшемаксимального возможного, а также дляперекодирования поля кода адреса с целью оптимального размещения информации в блоке памяти 9. По своему принципу построения каждый блок 4 представляет собой усеченную схему классического шифратора и может быть реалиэовайа,например, на интегральных логическихэлементах серии 155, диодных или транзисторных элементах. В качестве шифратора могут быть применены также интегральные матрицы небольщой размерности,пр имен яем ые для построен ия узла памяти постоянных запоминающих устройств,Шифратор 3 по своему принципу построения аналогичен шифратору 4 и применяется для выделения и фиксации неиспользуемых (резервных) состояний поля кода адреса соответствующего исходного параметра. При этом количествоблоков 3 равно количеству полей кодаадреса, содержащих неиспользуемые состояния, Накопитель 7 на основании кодаадресов, поступающих по адресным шинам14, и адреса, соответствующего заранееизвестным резервным комбинациям полейрегистра адреса поступающего на егопервые входы, выдает на свои первыевыходы коды управляющих слов, которыедля каждого мультиплексора 5 в каждомконкретном случае выбирают направлениекоммутации, т.е. выходы какого шифратора 4 подключить на соответствующие входы адресного дешифратора 8, Кроме того,накопитель 7 выдает на свои вторыевыходы управляющие сигналы, поступающие на первые входы накопителя 6 длявыбора адреса константы, соответствующей коду адреса не шинах 14 и кодамрезервных комбинаций, Накопитель 6хранит (или формирует) и выдает на своивыходы коды адреса константы, необходимые для преобразования.кода адреса с целью эффективного использования свобоаных зон в блоке 9 памяти. Он можетбыть выполнен на интегральных логических элементах, например, серии 155 илив виде матрицы постоянного запоминающего устройства, напримерс диоднымиэлементами связи, в которой хранятсяконстанты. В этом случае накопитель 6выдает константы в соответствии с одом адреса, поступающим с накопителя 7на его первые входы, и сигналом обращения, поступающим на второй вход сблока 12 управления.Работа устройства происходит следующим образом.Гри обращении к устройству на вход12 управления поступает сигнал обращения. Блок 12 управления выдает на своивыходы определенную последовательностьимпульсов, которые управляют работойвсех узлов и блоков. устройства, а такжесигнал выз 6 ва константы, поступающий иавторой вход накопителя 6.Одновременно с сигналом обращения пошинам 14 поступает код адреса, которыйуказывает на условия преобразования адреса. Код адреса на регистр 1 заносятзаранее или одновременно с сигналомобращения 13,Коды полей регистра 1, которые неимеют резервных комбинаций, а такжеподлежат преобразованию и перекодированию (например, поля А и В на фиг. 1),поступают непосредственно на соответствующие входы адресного дешифратора 8.Коды остальных полей регистра 1 поступают на входы соответствующих дешифраторов 2, где осуществляется их дешифрация. При этом, если для формированияадреса используют значение функции отдвух или более исходных параметров (например, Р (с,( ), то коды попей соответствующих этим параметрам ( о и (Ъ ),поступают на соответствующие входы одного дешифратора 2, во всех остальныхслучаях на входы дешифратора 2 посту-пает код только одного поля соответствующего исходного параметра, Сигналы свыходов дешифраторов 2 поступают навходыфщифратора 4 и входы шифратора 3. Если код поля адреса, выставленного на регистре 1, является используемым (ра бочим), то соответствующий блок 4 шифратора срабатывает и на ее выходе сформировывается соответствующий код, При этом соответствующий блок 3 шифратора выдает на выходы нулевой код, который поступает на соответствующие входы накопителя 7.79 8щего количества ячеек памяти. При этомсксрость преобразования адреса высока,так как она определяется только задержками прохождения кода адреса через обычные логические элементы И и ИЛИ, входящие в состав дешифратора 2, шифраторов 3 и 4, мультиплексора 5. Аппаратурные затраты на преобразование адресовнезначительны, так как дешифраторы 2применяют на небольшое количество выходов (не более 16), а количество такихдешифраторов и соответствующих .имшифраторов и мультиплексоров также невелико вследствие того, что не все полякода адреса, как правило, имеют резервные комбинации и не все поля кода адреса подлежат преобразованию и перекодированию,На фнг, 2 приняты те же обозначения,что и на фнг. 1, но дополнительно обозначены: элементы 15 ИЛИ, элементы 16И, шины управляющих сигналов М 1,М 2, М 3,На фнг. 2 адресный регистр 1 хранитдвенаацатираэрядный код адреса, содержащий четыре поля А, В, С, Н независимых параметров и два поля К, р, значения функции от которых Р(с",б) исполь зуются для формирования регулирующегокода адреса. При этом А и В - одноразрядные поля, С и Н - трехразрядные, аА , р - двухразрядные, Выходы регистра адреса полей А и В подключены непосредственно к соответствующим входамадресного дешифратора 8, выходы полейС и Н - ко входам дешифраторов 2, имеющих восемь выходов каждый: а выходыполей параметрови )Ь подключены ксоответствующим входам дешифратора 2,имеющего шестнадцать выходов, причемкаждый иэ шестнадцати выходов подключен ко входам соответствующего шифратора 4 так, что на выходе этой схемыреализуется функция Р( А,5 ). Так какдля различных значений с и ) значенияР( А, 9 ) повторяются, то для представленияэтой функции использовано всего три разряда вместо четырех на входах дешифратора 2. Заведомо известно, что полепараметра С имеет две неиспользуемые(резервные) комбинации, 110, 113,функция Р( с, Ъ)-одну, например, 111,7 8093Еслк код поля адреса, выставленного на регнстре 1, является неиспользуемым (резервным, то срабатывает соответст- ,- вующий блок З,а на выходах соответствующего блока 4 появляется нулевой код. Таким образом, на первых входах накопителя 7 содержится полная информация о наличии резервных состояний для каждо го поля кода адреса, выставленного на регистр 1, По этой информации, а также по коду адреса, выставленному на шинах 14 адреса, накопитель 7 выдает на свои первые выходы коды управляющих слов, поступающие. на соответствующие входы мпьтиплексоров 5, и код адреса константы (если в соответствии с кодом условий вызов константы необходим), поступающий на первые входы накопителя 6. При наличии этого кода адреса, а , также сигнала вызова константы, поступающего с блока 12 управления на второй вход накопителя 6, накопитель 6 выдает код константы, который поступает на соответствующие информационные входы мультиплексоров 5. Таким образом, на информационных входах каждого измультиплексоров 5 присутствуют коды рабочих состояний и нулевые коды (резервные состояння), а также код вызваннойконстанты. ЭОКоды управляющих слов, поступающие на соответствующие входы мультиплексоров 5, коммутируют на выход каждогомультиплексора 5 один из кодов, присутствующих на его входах от блоков 4 и наЦкопителя 6, При этом возможна как пространственная перестановка полей внутри кода адреса, так и заполнение поля кода адреса кодом константы, вызванной изнакопителя 6. Преобразованный код каждого поля кода адреса, а также код константы поступает на соответствующиевторые входы адресаного дешифратора 8,который на одном из своих выходов вырабатывает сигнал, возбуждающий один иэадресных входов блока 9 памяти, Приэтом на выходных шинах блока 9 памятипоявляются сигналы кода слова, которыечерез усилители 10 считывания передаются на соответствующие входы числового регистра 11, где запоминаются доЮследующего обращения к устройству,Таким образом, данное устройствопозволяет размещать информацию в блоке 9 памяти с максимальной плотностьюНза счет эффективного использования пустых эон, а также исключения повторяющихся фрагментов информации в блоке 9памяти, что эквивалентно уменьшенню обДля того, чтобы исключить свободные зоны в блоке 9 памяти из-,за наличия имеющихся резервных комбннаций, преобразование адресов выполняют так, что при наличии в шине М 1 управляющего сигнала, вырабатываемого накопителем 7,Резервная комбинация Резерв комбин существенно уменьшить количество ячеек памяти, необходимое для размещения информации, адрес которой содержит поляФчезависимых исходных параметров, причем существует хотя бы одно поле, содержаВ 9 809379. 10 код адреса нв входах адресного дешифра- устройство имеет меньшее количество тора 8 имеет вид оборудования, чем известное,Предлагаемое устройство позволяет1 р 1 р зр 3 При формировании накопителем 7 управляющего сигнала в шине М 2 (фиг. 2) наместо поля С на входах адресного дешифратора 8 из накопителя 6 эасылаютсяконстанты 110 и 111, соответствующиерезервным комбинациям этого поля, авместо поля Г( Ж, Ь ) используется полеН. Тогда код адреса на входах адресного дешифратора 8 при наличии управляющего сигнала в шине М 2 имеет вид Конс анта 110 или 1111 р зр зр пителем 7 управне МЗ на местополя Н, а на месается константанерезервной коми этом код адредешифратора 8 При формчровании нако ляющего счгнала в ши поля С засылается код то поля Р(д) эасыл 1 1 1, соответствующая бинации этого поля. Пр са на входах адресного имеет структуру онстант 111н 1 р Зр зр Таким образом, вместо двенадцати-разрядного кода адреса, находящегося на регистре 1, адресный дешифратор 8 для всехслучаев работы устройства воспринимаетвсего лишь восьмиразрядный код адреса,т.е, для размещения информации требуется постоянное запоминающее устройствоемкостью 256 слов вместо 4096 слов визвестном устройстве. Скорость преобразования адреса весьма высока, так какопределяется всего лишь временем срабатывания цепочки, составленной из трехпоследовательно включенных логическихэлементов ИЛИ 15, И 16 и дешифратора 2. При этом аппаратурные затраты напреобразование адресов весьма незначительные, так, что в целом запоминающеещее резервные комб возрастает плотност мании и уменьшаетс оборудования, что, в водит к уменьшению ности и увеличению нации. При этомразмещения инфаробщее количествосвою очередь, припотребляемой мои- .надежности устрой тва; фор м изобретения Источникпринятые во вни информации,ание при экспертизевидетельство СССР11 С 17/00, 1974.и дерюгин А, А. Цифные машины. М.,с. 268-269, рис.101. Мо 49 2. ровые ЭнергАвторское с1156, кл. (Шигин А. Г.вычислительия", 1975,тип). Постоянное запоминающее устройство,содержащее адресные регистр и дешифратор, подключенный к блоку памяти, выходы которого соединены через блок усилителей считывания к входам числовогорегистра, блок управления, вход которогоподключен к шине обращения, а первыевьиоды к соответствующим управляющимвходам адресного и числового регистров,адресного дешифратора и блока усилителейсчитывания, о т л и ч а ю щ е е с ятем, что, с целью повышения надежностеустройства, в него введены мультиплексоры, первый и второй накопитель, перваяи вторая группа шифраторов и дешифраторы, входы которых подключены к соответствующим выходам адресного регистра, авыходы через шифраторы первой и второйгрупп соединены соответственно с первыми входами первого накопителя и соответствующими входами мультиплексоров,первые входы которых соединены с первыми выходами первого накопителя, авторые - с выходами второго накопителя,второй вход второго накопителя подключен к одним из выходов блока управления,другие входы котсрого подключены к третьим входам первого накопителя, вторыевходы которого подключены к арреснойшине, 809379