Матричное вычислительное устройство

Союз СоветскикСоциалистическихРеспублик ИДЕТЕДЬСТВ ВТОРСКОМУ 61) Дополнительное к авт. свид(23) Приоритет -о делам извбрете и аткрытий 53) УДК 681.325 (088.8) Опубликовано 28.02.81. Бюллетень М Да опубликования описания 05.03.8 2) Авторы изобретен и А. Шумилов, А. Д. Али Абдалла, А. И. Суе енинградский ордена, Ленина электротехнический институт"- им. В. И. Ульянова (Ленина)1 явител МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВ Недостатком устройстваниченные функциональные вкак устройство позволяетодну арифметическую опедвоичных чисел.Цель изобретения - рацион альных возможностей являются ограозможности, так выполнять лишь рацию деления сширение функза счет выполИзобретение относится к вычислительной технике и может быть использовано в быстродействующих процессорах и специализированных вычислительных устройствах.Известно матричное высислительное устройство для выполнения операции деления двоичных чисел 1.Основным недостатком указанного устройства являются ограниченные функциональные возможности при данном наборе узлов и связей между ними.Наиболее близким по технической сущности к предлагаемому устройству является матричное вычислительное устройство для выполнения операции деления двоичных чисел, содержашее матрицу вычислительных ячеек, каждая из которых содержит сумматор по модулю два и одноразрядный сумматор 2,нения операции умножения на константу и вычисления функции з 1 пу и созр.Поставленная цель достигается тем, что в матричное вычислительное устройство, содержащее вычислительные ячейки, кажддая из которых содержит одноразрядный сумматор и сумматор по модулю два, дополнительно введены блок сравнения, сумматор, коммутатор, группа элементов И, группа элементов ИЛИ и регистр, причем первый, второй, третий и четвертый входы блока сравнения соединены соответственно с первым, вторым, третьим и четвертым входами устройства, причем выход блока сравнения соединен с первым входом коммутатора, первый выход которого соединен с первым входом сумматора, второй вход которого соединен с первым выходом устройства, выход сумматора соединен с первым входом группы элементов ИЛИ, второй вход которой соединен с первым управляющим входом устройства, выход группы элементов ИЛИ соединен с первым входом группы элементов И, второй вход которого соединен со вторым управляющим входом устройства, а выход - с информационным входом регистра, первый выход которого сое10 15 20 30 35 40 50 динен с первыми входами вычислительных ячеек и-го столбца, а второй выход регистра - со вторыми входами вычислительных ячеек п-го столбца, третьи и четвертые входы вычислительных ячеек первой строки соединены соответственно с пятым и шестым входами устройства, а второй, третий, четвертый и пятый входы коммутатора соединены соответственно с седьмым, восьмым,н девятым и десятым входами устроиства, первые и вторые выходы вычислительных ячеек последней строки соединены соответственно с первым и вторым выходами устройства, причем каждая вычислительная ячейка дополнительно содержит второй одноразрядный сумматор и второй сумматор по модулю два, причем выход первого сумматора по модулю два соединен с первым входом первого одноразрядного сумматора, выход второго сумматора по модулю два соединен с первым входом второго одноразрядного сумматора, первый вход первого сумматора по модулю два соединен с первымч н входом вычислительнои ячеики, первыи вход второго сумматора по модулю два соединен со вторым входом вычислительной ячейки, второй вход первого одноразрядного сумматора соединен с третьим входом вычислительной ячейки, второй вход первого сумматора по модулю два соединен с четвертыми н и входом вычислительнои ячеики, второи вход второго сумматора по модулюдва соединен с пятым входом вычислительной ячейки, а второй вход второго одноразрядного сумматора соединен с шестым входом вычислительной ячейки, третий вход первого одноразрядного сумматора соединен с седьмым входом вычислительной ячейки, а третий вход второго одноразрядного сумматора соединен с восьмым входом вычислительной ячейки, первый выход первого однразрядного сумматора соединен с первым выходомон вымислительнои ячеики, а первыи выход второго одноразрядного сумматора соединен со вторым выходом вычислительной ячейки, первый выход второго сумматора по модулю два соединен с третьим выходом вычислительной ячейки, а первый выход первого сумматора по модулю два соединен с четвертым выходом вычислительной ячейки, вторые выходы второго и первого одноразрядных сумматоров соединены соответственно с пятым и шестым выходами вычислительной ячейки, первые входы вычислительных ячеек 1-го столбца соединены с четвертыми выходами соответствующих вычислительных ячеек (1 - 1) -го столбца, вторые входы вычислительных ячеек 1-го столбца соединены с третьими выходами соответствующих вычислительных ячеек (1 - 1) -го столбца, третий вход 1-ой вычислительной ячейки К-й строки соединен с первым выходом 1-ой вычислительной ячейки (К - 1)-ой строки и с четвертым входом (1- К +1)-й 4вычислительной ячейки К-ой строки, пятый вход (1 - К+1) -й вычислительной ячейки (К+1) -ой строки соединен с вторым выходом 1-й вычислительной ячейки К-й строки и с шестым входом 1-й вычислительной ячейки (К+1)-ой строки, причем шестые входы вычислительных ячеек от (п - 1) -ой по (п - К+1)-ой (К+1)-ой строки соединены с первым входом п-ой вычислительной ячейки К-ой строки с третьим входом п-ой вычислительной ячейки (К+1)-ой строки, шестой вход и-ой вычислительной ячейки К-ой строки соединен со вторым выходом и-ой вычислительной ячейки (К - 1) -ой строки и с пятыми входами вычислительных ячеек от (и-) -ой по (п - К+1) -ой (К+1) строки, седьмой вход 1-ой вычислительной ячейки К-го столбца соединен с шестым выходом (1 - 1) -ой вычислительной ячейки (К - 1) -го столбца, восьмой вход 1-ой вычислительной ячейки К-го столбца соединен с пятым выходом (1 - 1) -ой ячейки (К - 1) -го столбца, причем восьмой вход в каждой вычислительной ячейки первого столбца соединен с третьим выходом той же вычислительной ячейки, а пятые и шестные входы в каждой вычислительной ячейке первой строки соединены соответственно с пятыми и третьим входами соответствующей вычислительной ячейки.На фиг. 1 представлена структурная схема матричного вычислительного устройства; на фиг. 2-структурная схема вычислительной ячейки; на фиг. 3 - то же, матрица вычислительных ячеек; на фиг. 4 - зависимость кода 0 от угла р; на фиг. 5 структурная схема коммутатора; на фиг. 6 - то же, блока сравнения.Матричное вычислительное устройство (фиг. 1) содержит матрицу 1 вычислительных ячеек, блок 2 сравнения, коммутатор 3, сумматор 4, группу элементов 5 ИЛИ, первый управляющий вход 6 устройства, группу элементов 7 И, второй управляющий вход 8, регистр 9, с первого по десятый входы уст ройства 10 - 19, первый и второй выходы устройства 20 и 21.Вычислительная ячейка содержит (фиг. Г) первый сумматор 22 по модулю два, первый одноразрядный сумматор 23, второй сум матор 24 по модулю два, второй одноразрядный сумматор 25, с первого по восьмой входы ячейки 26 - 33, с первого по шестой выходы ячейки 34 - 39.Выходы коммутатора 3 и один из выходов матрицы соединены с первыми и вторыми входами сумматора 4. Выходы сумматора соединены с первыми входами группы элементов 5 И,ЛИ, вторые входы которой соединены с шиной 6 управления. Выходы группы элементов 5 ИЛИ соединены с первыми входами группы элементов 7 И, вторые входы которой подключены к соответствующей управляющей шине 8. Выходы груп.пы элементов 7 И соединены с соответствующими входами регистра 9, прямые выходы которого соединены с соответствующими первыми входами вычислительных ячеек крайнего левого столбца матрицы 1 вычислительных ячеек, а инверсные - с соответствующими вторыми входами этих же ячеек матрицы. Первые выходы матрицы 1 вычислительных ячеек подключены к соответствующей шине 20, а вторые выходы - к соответствующей шине 21. Второй и третий входы матрицы 1 вычислительных ячеек соединены с входами устройства 14 и 15. Блок 2 сравнения имеет четыре входных шины 10 - 13. Коммутатор 3 имеет четыре входных шины 16 - 19,Устройство выполняет операции умножения и деления на константу и вычисления функций з 1 пр, совр и работает по алгоритму, аналогичному алгоритму Цифра за цифрой, в основе которого лежит принцип поворота вектора.Рекуррентные уравнения, описывающие алгоритмы (сЦифра за цифрой при вычислении функции яппи и сову следующие этап 1:О;+= О; - ; агс 1 ф 2,.щх,. -- х; +11 у 2,где 1=0, 1,2, , и - 1;п - число шагов вычислений;х;,ф - текущие координаты вектора;х,у - конечные координаты вектора;Я - угол, на который должен поворачиваться вектор,х ,у - начальные координаты вектора.Начальные условия при вычислении функции следующие Ор = щ(г; Хо = 1/К; Ув: О,где К - коэффициент деформации вектора;К = и (1+2 )1 фРезультаты вычисленияУ= япр; Х= соврНа первом этапе определяются операторы ( 1 , которые. необходимы для этапа 11, где вычисляются новые координаты вектора.На этапе 11 выполняются либо операция сложения, либо операция вычйтания (в зависимости от значения оператора ;, которое принимает значение + 1 или - 1) и операция сдвига. После и-шагов вычисле ния мы получим конечные координаты век тора Х и Ъ,равные значениям сояри япр соответственно.Установлено, что код, построенный из множества значений операторов(Я находится в простой зависимости от угла поворота вектора. Эта зависимость имеет прямолинейный ступенчатый вид (фиг. 4). Код операторов для любого значения угла поворота от 0 до л/4 можно получить из формулы Р = - К(р + С;,1 = 1, 2, 3, 4,где Р - код операторов ц;Д, соответствующий заданному углу;К - константа, равная коэффициенту наклона прямой линии;С; - константа, зависящая от принадлежности углак одному из участков 1, 2, 3, 4.Выполнение операций умножения и деления методом Цифра за цифрой производится в двух этапах по единичному для них алгоритмуЭтап 1: 5 10 15 20 х+ = х 1 цУ= У + (11, х; 2 ".Начальные условия и оператор поворота г 1 для каждой операции своиДля операции умножения Ув = 0; Хв л 125 ,+1, если х; Ь,ф 11; если х; Ь.Для деления Ув = 0; Хо -- Ь" -1, если х ( 1.При выполнении операции умноженияили деления на константу на вход 8 подается код операторов 1 1 соответствующийданной константе. Этот код должен бытьвычислен заранее. На вход 6 подается нулевой сигнал. На входы 15 и 14 подается соотЗз ветственно нулевой код и код сомножителяили делимого. На выходе 20 получаем произведение или частное.При вычислении функции япр и соярустройство работает в два такта следующим образом,40В первом такте определяется множество операторов Ф путем вычисления значения кода, состоящего из этих операторов.На входы 15 и 14 подается соответственнонулевой код и код угла. На вход 8 подаетсякод операторовСД , заранее известных,необходимых для управления матрицы вычислительных ячеек при умножении на определенную константу К. На выходе 20 получаем произведение Ьу. На вход 10 поо дается значение угла у На входы 11 - 13блока 2 сравнения подаются соответствующие константы р, у, р. Блок 2 сравненияопределяет какому участку зависимостипринадлежит заданный угол у и выдаетсоответствующий сигнал по одной из четы рех выходных шин этого блока. Этот сигнал поступает на коммутатор 3, на выходы16 - 19 которой подаются соответствующиеконстанты С, С, Сз, С, Эти константы809173 15 го г 5 формула изобретения 55 соответствуют участкам 1, 2, 3, 4 зависимбсти кода Р от угла р. По сигналу, поступающему из блока 2 сравнения, пропускается одна из констант С, С, Сз, С, которая поступает на второй вход сумматора 4. Сумма (Ку+С), которая представляет собой код управления для второго этапа вычисления 51 иу и созр, поступает .через группы вентилей 5 и 7 на входы регистра 9.Во втором такте выполняется непосредственное вычислениев(пр и сояр. На входы 15 и 14 подаются соответственно нулевой код и код значения 1/К (К - коэффициент деформации вектора при повороте), На выходах 20 и 21 получаем соответственно значения сояр и впу. Матрица 1 вычислительных ячеек выполняет вычисление по рекуррентным соотношениям (2). В каждой строке матрицы промежуточные значения координат вектора Х У, образуются на выходах первых и вторых одноразрядных сумматоров вычислительных ячеек строк матрицы. Сдвиги промежуточных результатов на 1-разрядов вправо (это равносильно их умножению на 2") осуществляются внутриматричными соединениями. Вычисления в, матрице выполняются в дополнительном 1 коде. Размножение знаков промежуточных результатов при сдвиге осуществляется соответствуюшими внутриматричными соединениями,1. Матричное вычислительное устройство, содержащее вычислительные ячейки, каждая из. которых содержит одноразрядный сумматор и сумматор по модулю два, отличающееся тем, что с целью расширения функциональных возможностей, за счет выполнения дополнительных операций умножения на константу и вычисления функций 51 пу и созе, в него дополнительно введены блок сравнения, сумматор, коммутатор, группа элементов И, группа элементов ИЛИ и регистр, причем первый, второй, третий и четвертый входы блока сравнения соединены соответственно с первым, вторым, третьим и четверть м входами устройства, а выход блока сравнения соединен с первым входом коммутатора, первый выход которого соединен с первым входом сумматора, второй вход которого соединен с первым выходом устройства, выход сумматора соединен с первым входомгруппы элементов ИЛИ, второй вход которой соединен с первым управляющим входом устройства, выход группы элементов ИЛИ соединен с первым входом группы элементов И, второй вход которого соединен со вторым управляющим входом устройства, а выход - с информационным входом регистра, первый выход которого соединен с первыми входами вычислительных ячеек и-го столбца, а второй выход регистра - со вторыми входами вычислитель ных ячеек п-го столбца, третьи и четвертые входы вычислительных ячеек первой строки соединены соответственно с пятым и шестым входами устройства, а второй, третий, четвертый и пятый входы коммутатора соединены соответственно с седьмым, восьмым, девятым и десятым входами устройства, первые и вторые выходы вычислительных ячеек последней строки соединены соответственно с первым и вторым выходами устройства,2. Устройство по п. 1, отличающееся тем, что каждая вычислительная ячейка дополнительно содержит второй одноразрядный сумматор и второй сумматор по модулю два, причем выход первого сумматора по модулю два соединен с первым входом первого одноразрядного сумматора, выход второго сумматора по модулю два соединен с первым входом второго одноразрядного сумматора, первый вход первого сумматора по модулю два соединен с первым входом вычислительной ячейки, первый вход второго сумматора по модулю два соединен со вторым входом вычислительной ячейки, второй вход первого одноразрядного сумматора соединен с третьим входом вычислительной ячейки, второй вход первого сумматора по модулю два соединен с четвертым входом вычислительной ячейки, второй вход второго сумматора по модулю два соединен с пятым входом вычислительной ячейки, а второй вход второго одноразрядного сумматора соединен с шестым входом вычислительной ячейки, третий вход первого одноразрядного сумматора соединен с седьмым входом вычислительной ячейки, а третий вход второго одно разрядного сумматора соединен с восьмымвходом вычислительной ячейки, первый выход первого одноразрядного сумматора соединен с первым выходом вычислительной ячейки, а первый выход второго одноразрядного сумматора соединен со вторым выходом вычислительной ячейки, первый выход второго сумматора по модулю два соединен с третьим выходом вычислительной ячейки, а первый выход первого сумматора по модулю два соединен с четвертым выходом 45 вычислительной ячейки, вторые выходы второго и первого одноразрядных сумматоров соединены соответственно с пятым и шестым выходами вычислительной ячейки, первые входы вычислительных ячеек 1-го столбца 50соединены с четвертыми выходами соответствующих вычислительных ячеек (1-1) -го столбца, вторые входы вычислительных ячеек 1-го столбца соединены с третьими выходами соответствующих вычислительных ячеек (1 - 1)-го столбца, третий вход 1-ой вычислительной ячейки К-й строки соединен с первым выходом 1-ой вычислительной ячейки (К - 1)-ой строки и с четвертым входом (1 - ,К+1) -й вычислительной ячейки К-ой809173 1 О Г 1 Ф 10 1 1 г з 16 П 7 О 19 иг 1 строки, пятый вход (1 - К+ 1) -й вычислительной ячейки (К+ 1) -ой строки соединен со вторым выходом 1-й вычислительной ячейки К-й строки и с шестым входом 1-й вычислительной ячейки (К+1) -ой строки, причем шестые входы вычислительных ячеек от (п - 1) -ой по (п - К+1) -ой (К+1) -ой строки соединены с первым входом п-ой вычислительной ячейки К-ой строки и с третьим входом п-ой вычислительной ячейки (К+ 1)-ой строки, шестой вход и-ой вычислительной ячейки К-ой строки соединен со вторым выходом п-ой вычислительной ячейки (К - 1)-ой строки и с пятыми входами вычислительных ячеек от (п - 1) -ой по (и - К+1) -ой (К+1) строки, седьмой вход 1-ой вычислительной ячейки К-го столбца соединен с шестым выходом (1 - 1)-ой вычислительной ячейки (К - 1) -го столбца, восьмой вход 1-ой вычислительной ячейки К-го столбца соединен с пятым выходом (1 - 1) -ой ячейки (К - 1) -го столбца, причем восьмой вход в каждой вычислительной ячейки первого столбца соединен с третьим выходом той же вычислительной ячейки, а пятые и шестые входы в каждой вычислительной ячейке первой строки соединены/соответственно с пятыми и третьими входами соответствукицей вычислительной ячей ки. 1 О Источники информации,принятые во внимание при экспертизе1. Марй 1 а 1. С., Моигез 1 ог 1 пд В 1 пагуР 11 из 1 оп 11 з 1 пд а Се 11 паг Аггау, Еес 1- гоп.1.е 11 егз, 1970, 6,10, р. 303 в 3.2. бц 110 Н. Н. Ьоте Се 11 ц 1 аг 1 орс Аггаузаког Хоп-Кейог 1 пд В 1 пагу Р 1 ияоп ТЬеКайо абай Еес 1 гоп Епд. 1970, 39, 6,р. 345 - 348 (прототип),Сост а Тех ред Тираж ИПИ Государс по делам изо Москва Ж ППП Патент, 1303филиал Редактор Н. КузнецовЗаказ 17/58ВНИ витель В. ВенцельА, Бойкас Корректор Н756 Подписноетвенного комитета СССРретений и открытий- 35, Раушская наб., д, 4/5г. Ужгород, ул. Проектная выдкая