Матричное вычислительное устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 09) (11) 4(51) 6 06 Г 15/31 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Лениградский ордена Ленина электротехнический институт им, В,И.Ульянова (Ленина)(56) 1. Спд 1 Й Н,Н. Бове Се 11 ц 1 аг 1 одхс Аггауз аког Яоп - ЙеагогпцВ 1 пагу Мч 1 я 1 оп. - "ТЬе КаИо апйЕ 1 есггоп 1.с Еп 8.," 1970, 39, У 6, рр. 345-348.2. Карцев М.А. Арифметика цифроЬых машин. М., "Наука", 1969, с.444.3. Авторское .свидетельство СССР В 750485, кл. С 06 Р 7/38,1978 (прото=тип).(54) (5 7) МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый и второй входные регистры, два входных коммутатора, матрицу .вычислительных ячеек, блок сумматоров, элементы ИЛИ, матричные коммутаторы, причем первые выходы вычислительных ячеек каждой строки матрицы соединены с первыми входами последующих вычислительных ячеек этой же строки матрицы, втбрые выходы вычислительных ячеек строк матрицы соединены с вторыми входами последующих ячеек тех же столбцов матрицы, третьи выходы вычислительных ячеек, матрицы соединены с третьими входами вычислительных ячеек предыдущих столбцов последующих строк матрицы, а третьи Ъыходы вычислительных ячеек последней строки матрицы являются выходами устройства, четвертые выходы вычислительных ячеек строк матрицы соединены последовательно с четвертыми входами предыдущих вычислительных ячеек тех же строк матрицы, а четвертые выходы вычислительных ячеек первого столбца матрицы соединены с первыми входами соответствующих сумматоров блока сумматоров, выход переноса .каждого сумматора блока сумматоров соединен с вторым входом предыдущего сумматора блока суьг" маторов, выходы суммы сумматоров блока сумматоров являются выходами устройства, выходы первого входного регистра соединены с информационными входами первого входного коммутатора, выходы первой группы которого соеди-нены с первыми входами соответствуюцих элементов ИЛИ первой группы, выходы второго входного регистра соединены с информационными входами второго входного коммутатора, выходы первой группы которого соединены с вторыми входами соответствующих элементов ИЛИ первой группы, выходы второй группы второго входного коммутатора соединены с первыми входа:ми соответствующих элементов ИЛИ второй группы, вторые входы элементов ИЛИ второй группы, кроме первого, . соединены с первыми выходами соответствующих матричных коммутаторов, информационные входы которых соединены с третьими выходами соответствующих вычислительных ячеек первого ф столбца матоипы, втооые выходы,матоичных коммутаторов соединены с третьими входами соответствующих сумматоров блока сумматоров, выходы элементов ИЛИ второй группы соединены с первыми входами соответствуввцнх вычислительных ячеек первого столб 1134 ца матрицы, выходы элементов ИЛИ первой группы, соединены с вторыми входами соответствующих вычислительных. ,ячеек, первФ строки матрицы. при этом каждая вычислительная ячейка , матрицы содержит два.элемента И и первый, одноразрядный сумматор, причем первый вход вычислительной ячейки соединен.с первым входом первого элемента И и первым. выходом вычислительной ячейки, второй вход первого .элемента И, соединен с вторым входом и вторым выходом вычислительной ячейки, выход первого элемента И соединен с первым входом первого одноразрядного сумматора, второй и. третий входы .которого соединены. соответственно с третьим и четвертым входами вычислительной ячейки, выход переноса первого одноразрядного сумматора подключен к первому входу . второго элемента И, второй. вход которого подключен к соответствующему входу. управления матрицы вычислительных ячеек, а выход - к четвертому выходу вычислительной ячейки, выход суммы. одноразрядного сумматора подключен к третьему выходу вычислительной, ячейки, управляющие входы первого н второго входных коммутаторов и матричных коммутаторов подключены соответственно,к первому, второму.и.третьему. управляющим входам подачи.инфоомации устройства, о т л и - . ч а ю щ е е с я тем что с целью . расширения, функциональных воэможностей за счет вычисления полинома ошибок, устройство содержит .третий вход-. ной регистр. третий входной коммутатор, регистр результата, три группы элементов И, элемент ИЛИ, а вычислительная ячейка дополнительно содер.жит третий элемент И.и второй одноразрядный сумматор, причем пятый вход вычислительной ячейки соединен 1 с ее пятым выходом, выход .сумма первого одноразрядного сумматора и пятый вход, вычислительной ячейки соединены с первым и вторым входами второ"го одноразрядного сумматора, выход суммы:которого подключен к первому входутретьего. элемента И, второй вход ко"торого подключен к шестому входу вычислительной ячейки, а выход - .к шес"тому выходу вычислительной ячейки,третьи входы вычислительных ячеекпервой строки матрицы, подключены к,948соответствующим выходам третьего входного коммутатора, информационные входы первой группы которого, кроме входа последнего разряда, соединены с соответствующими выходами второй группы второго входного коммутатора, информационные входы второй группы третьего входного коммутатора, кроме входа первого разряда, соединены с выходами регистра результата, первый информационный вход последнего разряда третьего входного коммутатора подключен к выходу(ь+1)-го разряда первого входного регистра, второйинформационный вход первого разрядатретьего входного коммутатора соединен с шиной значения "О", входы регистра результата подключены к выходам,элементов И первой группы, пер вые входы. которых подключены к третьим выходам вычислительных ячеек последней строки матрицы, выходы третьего входного регистра подключены к пятым входам вычислительных ячеек первой строки матрицы, пятые выходы. вычислительных ячеек матрицы подключены к пятым входам следующих ячеек тех же столбцов, третьи входывычислительных ячеек. последнего столбца матрицы соединены с выходами элементов И второй группы первые входы которых соединены с выходами младших разрядов первого входного регистра, шестые выходывычислительных ячеек первого столбца, матрицы подключены к.первым входам элементов И третьей группы, выходы которых подключены к счетным входам старших разрядов первого входного регистра, шестые входы вычислительных ячеек последнего .столбца матрицы, подключены к вшие значения. "1", шесФые выходы вычиелительных ячеек всех столбцов матрицы,.кроме первого, соединены,с шестыми входами предыдущих вычислитель ных ячеек тех же строк матрицы, выходы,регисгра результате подключенык входам элемента ИПИ, выход которого подключен.к выходу признака .ошибки устройства, вторые входы элемен тов И первой., второй и третьей групп подключены соответственно к первому, второму.и третьему управляющим входам выбора режима устройства, управляющий вход третьего входного комму-.татора подключен: к четвертому управ- - ляющему входу подачи информации.1349Изобретение относится к автоматике и вычислительной технике и может быть использовано в быстродействующих процессорах и кодирующих-декодирующих устройствах, 5Известно матричное вычислительное устройство для выполнения операций деления, состоящее из матрицы ячеек, каждая из которых содержит одноразрядный сумматор-.вычислитель и имеет - 10 четыре входа: делимого, делителя, переноса-заема из однораэрядного сумматора-вычитателя последующей ячейки строки матрицы в одноразрядный сумматор-вычитатель предыдущей ячейки этой же строки матрицы, вход управления - и четыре выхода: частичного остатка, переноса-заема из одноразрядного сумматора-вычитателя данной ячейки строки матрицы в од- . 2 б ,норазрядный сумматор-вычитатель предыдущей ячейки этой же строки матрицы, делителя, выход управления Я .Основным недостатком этого устройства являются ограниченные функцио нальные возможности, т.е, оно позволяет выполнить, только одну операцию деления двоичных чисел.Известно матричное вычислительное устройство для выполнения операцииумножения, содержащее входные регистры, матрицу вычислительных ячеек и блок сумматоров Выходы первого входного регистра. соединены с соответствующими первыми входами вычис 35 лительных ячеек первого столбца матрицы, а первые выходы вычислительных ячеек строк. матрицы соединены последовательно с первыми входами последующих вычислительных ячеек тек же строк матрицы, выходы второго входного регистра соединены,с соответствующими вторыми входамн вычислительных ячеек строки матрицы, вторые выходы вычислительных ячеек матрицы45 соединены последовательно с вторыми входами ячеек последующих строк тех же столбцов матрицы, третьи выходы вычислительных ячеек. соединены с третьими входами вычислительных ячеек- предыдущих столбцов последующих строк матрицы,.третьи выходы ячеек последней строки матрицы являются выходами устройства, четвертые выходы ячеек соединены с четвертыми входами ячеек тех же строк матрицы, четвертые выходы ячеек первого столбца соединены с входами блока сумматоров, выходы 1 сумм.которого являются выходами. ус 48 1тройства, Каждая ячейка устГойства содержит элемент И и одноразрядный сумматор 2,Недостаток данного устройства - .ограниченные функциональные возможности (устройство выполняет только 1 операцию умножения двоичных чисел).Наиболее близкимк предлагаемому является матричное вычислительное устройство, выполняющее операцию деления полиномов, необходимую для кодирования.и декодирования.информации,.содержащее. первый и второй входные регистры, два входных коммутатора, матрицу вычислительных ячеек, блок сумматоров, элементы ИЛИ, матричные коммутаторы,.причем первые выходы вычислительных ячеек каждой строки матрицы соединены последовательно с первыми входами последующих вычислительных ячеек этой же строки, вторыевыходы вычислительных ячеек строк матрицы соединены последовательно с вторыми входами вычислительных ячеек, последующих строк тех же столбцов, третьи выходы вычислительных ячеек соединены с третьими входами вычислительных ячеек предыдущих столбцов очередных строк, а третьи выходы вычислительных ячеек последней строки матрицы являются выходами устройства, четвертые выходы вычислительных ячеек строк матрицы соединены последовательно .с четвертыми входами предыдущих вычислительных ячеек тех же строк матрицы, а четвертые выходы вычислительных ячеек первого столбца матрицы .соединены с соответствующими одними входами сумматоров блока сумматоров, причем выходы переноса каждого сумматора-блока сумматоров соединены с входами переноса предыдущего сумматора указанного блока, а выходи. сумм сумматоров блока суьг маторов.являются выходамы устройства, выходы. первого входного .регистра соединены с информационными входами первого входного коммутатора, вторые выходы которого соединены с соответствующими вторыми входами элементов ИЛИ.первой группы, выходы второго входного регистра соединены с информационными входами второго входного коммутатора первые выходю которого соединены с соответствующими первыми входами элементов ИЛИ первой группы, а вторые выходы,- с соответствующими вторыми входами элементов ИЛИ второй3 33349 группы, первые входы элементов ИЛИ второй группы, кроме первого элементасоединены с соответствующими вторыми выходами матричных коммутаторов, информационные входы которых соединены с соответствующими третьими выходами вычислительных ячеек первого столбца матрицы, а первые выходы матричных коммутаторов соединены с соответствующими другими входами сумма торов блока сумматоров, выходы элементов ИЛИ.второй группы соединены .с соответствующими первыми входами вычислительных ячеек первого столбца матрицы, выходы элементов ИЛИ первой группы. соединены с соответствующими вторыми входами вычислительных ячеек первой. строки матрицы, Каждая вычислительная ячейка матрицы содержит элемент И одноразрядный сумма- ТОР И КЛЮЧ 3Недостаток данного устройства - . ограниченные функционапьные возможности, так .как оно позволяет выполнять только;операцию деления, полиномов при кодировании и декодировании информации. Целью изобретения является расширение функциональных возможностей устройства за счет выполнения опера ции вычисления полинома ошибки, необходимой для исправления искаженных символов при декодировании информации.Поставленная. цель. достигается тем,35 что матричное вычислитальное. устройство, содержащее первый и второй входные регистры, два входных коммутатора, матрицу вычислительных ячеек, блок сумматоров, элементы ИЛИ, матричные коммутаторы,.причем первые выходы вычислительных ячеек. каждой строки матрицы соединены с первыми входами последующих вычислительных ячеек этой же строки матрицы, вторые выходы вы числительных ячеек строк матрицы соединены с вторыми входами последующих вычислительных .ячеек тех жв столбцов матрицы, третьи выходы вычислительных ячеек матрицы соединены с третьими 50 входами вычислительных ячеек.предыду" щих столбцов последующих строк матрицы, а третьи выходы. вычислительных ячеек, последней строки матрицы являются выходами устройства, четвер тые выходы вычислительных. ячеек. стро., матрицы соединены последовательно с, четвертыми входами предыдущих вы 48 4числительных ячеек тех же строк матрицы, а четвертые выходы вычислительных ячеек. первого столбца матрицысоединены с первыми входами соответствующих сумматоров блока сумматоров,выход переноса каждого сумматораблока сумматоров соединен с вторымвходом предыдущего сумматора блокасумматоров, выходы суммы сумматоровблока сумматоров являются выходамиустройства, .выходы первого входногорегистра соединены с информационнымивходами первого входного коммутатора,выходы первой группы которого соединены с первыми входами соответствующих элементов ИЛИ первой группы,выходы второго входного регистра соединены с информационными входами второго входного коммутатора, выходыпервой группы которого соединеныс вторыми. входами соответствующихэлементов ИЛИ первой группы, выходывторой группы второго входного.коммутатора соединены с первыми входамисоответствующих элементов ИЛИ второйгруппы, вторые входы элементов ИЛИ.второй группы кроме первого, соединены с первыми выходами соответствующих матричных коммутаторов, информационные входы которых соединены стретьими выходами соответствующихвычислительных ячеек первого столбцаматрицы, вторые выходы матричных коммутаторов соединены с третьими входами соответствующих сумматоров блокасумматоров, выходы элементов ИЛИ второй группы соединены с первыми входами. соответствующих вычислительныхячеек первого столбца матрицы, выходы элементов ИЛИ первой группы соединены с. вторыми входами соответствующих вычислительных ячеек первой строки матрицы, при этом каждая вычислительная ячейка матрицы содержит дваэлемента И.и первый одноразрядныйсумматор, причем первый вход, вычислительной ячейки соединен с первымвходом первого элемента И и первымвыходой вычислительной ячейки, второйвход. первого элемента И соединен свторым входом и вторым выходом вычислительной.ячейки, выход первого элемента И соединен с первым входом первого одноразрядного сумматора, второй и третий входы. которого соединены соответственно с третьим н четвертым входами вычислительной ячейки,выход переноса первого одноразрядного сумматора, подключен к первомуЭвходу второго элемента И, второй вход которого подключен к соответствующему вхбду управления матрицы вычислительных ячеек, а выход - к.четвертому выходу вычислительной ячейки, вы ход суммы одноразрядного сумматора подключен к третьему выходу вычислительной ячейки, управляющие входы первого и второго входных коммутаторов и матричных коммутаторов подключен, О соответственнО к первому, второму и третьему управляющим входам подачи информации устройства, содержит третий входной регистр, третий входной коммутатор, регистр рсзультата, три 15 группы элементов И, элемент ИЛИ, а вычислительная ячейка дополнительно содержит третий элемент И и второй одноразрядный сумматор, причем пятый вход вычислительной ячейки соединен 20 с ее пятым выходом, выход суммы первого одноразрядного сумматора и пятый вход вычислительной ячейки соединены с первым и вторым входами второго одноразрядного сумматора, выход 25 суммь которого подключен к первому входу третьего элемента И, второй вход которого подключен к шестому входу вычислительной ячейки, а выход - к шестому выходу вычислительной ячейки, третьи входы вычислительных ячеек первой строки матрицы подклнг чены к соответствующим выходам третьего входного коммутатора, информационные входы первой группы которого, кроме входа последнего разряда,сое 35 динены .с соответствующими выходами второй группы второго входного коммутатора, информационные входы второй группы третьего входного комму 40 татора, кроме входа первого разряда, соединены с выходами регистра результата, Первый информационный вход последнего разряда третьего входного коммутатора. подключен к выходу го+)-го45 разряда первого .входного регистра,второй йнфармационныэ вход первого разряда третьего входного коммутатора соединен с шиной значения "0", входы регистра результата подключен,к выходам элементов И первой группы,первые входы которых подключены к третьим выходам вычислительных ячеек последней строки матрицы, вьпюдц третье-.го входного регистра подключены к пятым входам вычислительных ячеек первой строки матрицы, пятые выходы вы, числительных ячеек матрицы подключены к пятым входам следующих ячеек тех же столбцов., третьи входы вычислительных ячеек последнего столбцаматрицы соединены с выходами элементов И второй группы, первые входыкоторых соединены с выходами младшихразрядов первого входного регистра,шестые выходы вычислительных ячеекпервого столбца матрицы подключенык первым входам элементов И третьейгруппы, выходы которых подключены ксчетным входам старших разрядов первого входного регистра, шестые входывычислительных ячеек последнего, столб"ца матрицы подключены к шине значения "1", шестые выходы вычислительных ячеек всех столбцов матрицы, кроме первого соединены, с шестыми вхо дами предыдущих вычислительных ячеектех же строк матрицы, выходы регистрарезультата. подключены к входам эле- -,мента ИЛИ, выход которого подключенк выходу признака, ошибки устройства,вторые входы элементов И первой, второй и третьей групп подключены соответственно к первому, второму и третьему управляющим входам выбора режима устройства, управляющий входтретьего входного коммутатора подклкгчен к четвертому управляющему входуподачи информации.На фиг.1 изображена схема.матричного вычислительного устройства;на фиг.2 - схема вычислительной ячейки матрицы.Матричное вычислительное устройство содержит входные регистры 1,и 2,входные коммутаторыи 4, матрицувычислительных ячеек 5 блок су 4 маторов 6, элементы ИЛИ 7 и .8 матричные коммутаторы 9, входной регистр 10,входной.коммутатор 11, регистр 12 результата, группы.элементов И 13 - 15,элемент ИЛИ 16, выход 1,7 признакаошибки,Каждая вычислительная ячейка 5содержит элемент Иодноразрядный сумматор 19, элементы. И 20 и 21,одноразрядный сумматор.Устройство содержит, кроме. того,управляющие входы .23.и 24 подачи информации, управляющий вход 25 выбора режима, входы 26 управления матрицы вычислительных ячеек 5 упрайляющие входы. 27.и 28 подачи информации,управляющие входы 29 и -30 выбора резима, шину 31. значения"1", шину 32значения "0".Устройство. работает следующим образом.8 1134948 7При кодировании в регистре 1 записаны коэффициенты, информационногополинома ф (х) хв старшихразкрядах регистра 2 записаны коэффициен-ты порождающего полинома р(х), кроме старшего коэффициента. Коммутаторы 3 и 4 подключают к своим выхо дам выходы регистров 1 и 2 при пода-че единичных сигналов на входы 23,и 28, Элементы И 13, открыты подачей 10единичного. сигнала на вход 25. Элементы И 14, 15 и 20 закрыты подачейнулевого сигнала на входы 29, 30и 26, в результате,чего в сумматорах 19 ячеек 5 выполняется суммированне по модулю два. Коммутатор 11подключает к вторым входам ячеек 5выходы коммутатора .3 подачей единичного сигнала на вход 24. Коммутаторы,9 подключвют. третьи выходы ячеек 205 к,входам элементов ИЛИ 8 подачейединичного сигнала на вход 27. Содержимое старшего разряда регистра 1через коммутаторы 3 и 11 и элементИЛИ 8. управляет элементами,И 18 25ячеек 5 первой строки матрицы, третьи выходы ячеек 5 первого столбца через коммутаторы 9 и элементыИЛИ 8 управляют элементами И 18ячеек 5 очередных строк матрицы; зпсодержимое разрядов. регистра 1 сатьго .по (ю+1) -й через коммутаторы 3 и 11 поступают на сумматоры 19:,ячеек 5 первой строки. матрицы; содержимое О -ймладших разрядоврегистра .1 через элементы,И 13 пос"тупеетна. сумматоры 19 ячеек 5.последнего столбца матрицы В первойячейке.5 матрицы выполняется сумми.рование по модулю два делимого я (х) хи, делителя р(х) в случае если содержимое,старшего разряда делимого рав-,но "1"., а если содержимое старшегоразряда делимого равно "О", то выполняется суммирование делимого (х) х"с нулем, Получаем частичный. остаток,который при передаче.в следующуюстроку,матрицы ячеек 5 сдвигаетсявлево.на.один, разряд, В.последующихстроках матрицы ячеек 5 после. сдвигапредыдущего,частичного остатка выполняетск суммирование его либо с р(х),ест,1 наченйе старшего разряда равнои 4 ",1., - , диб.о.с нулем, если значение старшего разрядаравно "0". В итоге на 55выходах ячеек 5 последней строки матриЦы йолучаем.проверочный полином.1,х) кодового полинома 1 (х),Декодирование циклического кода состоит иэ двух этапов: вычисление локатора ошибки 5 х), вычисление по-. линома ошибки е(х) для исправления ошибки. При вычислении локатора ошибки (х) в регистре 1 записан принятый кодовый полином 11(х), в старших 1( разрядах регистра 2 записаны 1 младших коэффициентов порождающего поли- нома р(х); в регистре 10 записано инверсное значение локатора ошибки для старшего разряда полинома 1 (х). Коммутаторы. 3 и 4 подключают к своим выходам выходы регистров 1 и 2 подачей. единичного сигнала на. входы 23 и 28, Элементы И 13 и 14 открыть. подачей единичного сигнала на входы 25 и 29. Элементы И 15 и 20 закрыты подачей. нулевого сигнала на входы 26 и 30, в результате чего в сумматорах 19 ячеек 5 выполняется сум" мирование по модулю два. Коммутатор 11 подключает к вторым входам ячеек 5 выходы коммутатора 3 подачейеди- ничного сигнала на вход 24 Коммутаторы 9 подключают третьи выходы ячеек 5 к входам элементов ИЛИ 8 подачей единичного сигнала на вход 27. Содержимое старшего разряда регистра 1 через коммутаторы 3 и 11.и элемент ИЛИ 8 управляет элементами И 18 ячеек 5 первой строки.матрицы; третий выход каждой ячейки 5 первого столбца через коммутатор 9 и элемент ИЛИ 8 управляет элементом И 18 ячейки 5.очередной строки матрицы, содержимое старших разрядов регистра 1 через коммутаторы 3 и 11 поступает на сумматоры 19 ячеек 5 первой строки,матри цы, содержимое 0 -юмладших разрядов регистра 1 через элементы И 13 поступает на сумматоры 19 ячеек 5 последнего столбца матрицы: Как и при кодировании, в каждой строкв матрицы ячеек 5 формируется частичный остаток в результате суммирования по модулю два значения предыдущего частичного остатка с порождающим полиномом р (х) в зависимости от. содержимого старшего разряда предыдущего частичного остатка. При передаче частичного остатка на входы ячеек 5 следующей строки матрицы частичный остаток сдвигается влево .на.один разряд, В итоге. получаем локатор ошибки 5 (х), который через открыть 1 е элементы И 14 записывается в регистр 12. Элемент ИЛИ 16 проверяет содержимое11349 регистра 12 на нуль. Если локаторошибки б х 1 не равен нулю, т.е. принятый полином й х) содержит ошибку,то на выходе 17 появляется сигнал,В этом .случае выполняется второй 5этап .декодирования - вычисление полинома ошибки е х),При вычислении полинома ошибкиех 1 элементы И 13, 4 и 20. закрытыподачей нулевого сигнала на входы 25, 1 О26 и 29, Элементы И 15 открыты подачей единичного сигнала на вход 30,Содержимое регистра 2 червз коммутатор 4 и элементы ИЛИ .7 поступает навходы элементов И 18 ячеек 5 первой 15строки матрицы подачей единичного сигнала на .вход 28, Коммутатор 11 подключает. содержимое регистра 2 к входам сумматоров 19 ячеек 5 первойстроки матрицы подачей нулевого сигнала на вход 24. Содержимое регистра12 поступает на входы сумматоров 19ячеек 5.первой строки матрицы и сую"мируется с нулем. Результат на выходах сумматоров 19 суммируется по модулю два с содержимым регистра 10,т.е. осуществляется сравнение вычисленного локатора ошибки с инверснымзначением локатора ошибки первойпозиции. Результат сравнения с выходовсумматоров 22 анализируется элементами; И 21 всех ячеек 5 Если сравниваемыелокаторы равны, т.е. на выходах. всехсумматоров 22 появляется "1", то нашестом выходе ячейки 5 первого столбца матрицы. вырабатывается сигнал "ф,ииЗ 5который через. открытый элемент И. 15поступает на соответствующий счетныйвход регистра 1, благодаря чему исправляется ошибка.в нринятом полиноме(х). Если сравниваемые локаторыне равны, то .вычисленный локатор свыходов сумматоров 9 ячеек.5 поступает с одновременным. сдвигом на третьивходы ячеек 5 очередной строки матри45цы, причем выход старшего разрядачерез коммутатор 9 и элемент ИЛИ 8управляет первыми входаьж элементовИ 18 ячеек 5, благодаря. чему.предьгдущий локатор ошибки суммируется по0модулю два с р 1 х) или. с.нулем, Далее1вновь сравнивается пблученное значение.локатора ошибкй с содержимымрегистра 10 и. если сравниваемые локаторы равны, то на шестом выходьячейки 5 появляется значение "1".,которое через элемент И 15 исправляет ошибки в .полиноме и (х), если сэавниваеьые локаторы не равны, то осу 48 10ществляется,переход к. ячейкам 5 следующей строки .матрицы,. и так дапее до последней строки матрицы, В результате получаем,.исходный кодовый полином 1 х).При выполнении умножения в регистрахи 2 записаны множимое и множитель. Коммутаторы 3 и 4 подключаютк своим выходам, выходы регистров 1 и2 подачей. нулевого сигнала на входы23 и 28 Элементы И 13. - 15 закрыты .подачей нулевых сигналов на входы25, 29 и 30. Элементы И 20 открытыподачей единичного сигнала на входы 26 благодаря чему в.сумматоре 19 выполняется арифметическое сложение.Выходы регистра 1 через коммутатор 3 и элементы ИЛИ 7 управляют. входамиэлементов И 18, выходы регистра 2через коммутатор 4,и элементы ИЛИ 8 управляют первыми входами. элементов И 18, Коммутаторы 9.подключают вйходы суьг маторов. 19 ячеек .5 первого столбца матрицы к входам сумматоров 6 подачей нулевого сигнала на. вход 27. В каждой строке ячеек 5 матрицы выполняется умножение множимого из регистра 1 на соответствующий разряд множителя .н сложение с предыдущим частным произведением, сдвинутым влево. После выполнения умножения на выходах сумматоров 6 появляются стар.шие разряды произведения ана,тре- . тьих выходах ячеек 5 последней.стро-ки матрицы . - младшие. разряды произведения. Данное устройство. по сравнению с прототипом выполняет. дополнительные функции: вычисление полинома ошибок, исправление,.искаженных символов, что позволяет. расширить область применения устройства и сократить суммарные затратЫ оборудования на реализацию всех функций устройства отдельными специализированными модулями (арифметический.умножнтель, модуль вычисления, синдрома, модуль. вычисления полинома.ошибок, модуль исправления искаженных символов) .Введение дололнительных.функций в устройство. позволяет не только об,наруживать наличие ошибок, но и исправлять искаженные символы, увеличивая тем саьым помахозащнщенность системы что создает вазможность адаптации к. уровню помех в.канале.связи, памяти, накопителях и т.п. в зависимости от области применения.5 в д Филиал ППП "Патент", г.ужгород, ул.Проектная, 4 0091(42 , Тираж ВНИИПИ Государст по делам изобр 1 13035, Москва, Ж 710нного комнтеений и открмРаушская н