Вычислительное устройство

" "-ОЯЗЯДЕТ т; ПИСАНИЕ ИЗОБРЕТЕН ТЕЛЬСТВ Н АВТОРСКОМ прпоизо 5тротехниче ва (Ленина сленко (ББ Талышинска Выч мат но со па уз но яч ме етельство С Р 7/52, 197 ельство ССС Р 7/52, 19 РОЙСТВОтся к цифрои может быт жи эл ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР,80150987 ользовано при разработке высокооизводительных устройств обработки токов дискретной информации. Цель бретения - упрощение устройства . ислительное устройство содержит рицу вычислительных ячеек размер- стью ш и, где ш, и - разрядности ответственно множителя и множимого, аллельный сумматор, ш групп по 1 ов памяти Ц1, , ш, где 1 ер группы) Каждая вычислительная йка содержит элементы И 4-9, элеты ИЛИ 10 и 11, элемент НЕ 12,элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13, узел памяти. Каждый узел памяти содерэлемент задержки, элемент НЕ, менты И и элемент ИЛИ, 4 ил./значения входа 29 и выхода3030 вычислительной ячейки 1.Узел 3 памяти описывается системойлогических уравнений:( + 1) = уЕ, + у + ЕрЕр =,Ер, (4)где 7(с+1)1и 1(с) - значения выхода 31 узла3 памяти соответственнов следующий .и предыдущиймоменты времени,у - значение входа 32 узла 3памяти;Е Р и 2 р - соответственно значения/входа 33 и выхода 34 узла 3 памяти.Матричный умножитель работает вконвейерном режиме следующим образом. Изобретение относится к цифровой вычислительной технике и предназначено для использования в универсальных и специализированных цифровых вычислительных устройствах .Целью изобретения является упрощение устройства.На фиг.1 представлена функциональная схема вычислительнс 1 го устройства 10 для щи = 4; на фиг.2 - Функциональная схема вычислительной ячейки; на Фиг.3 - функциональная схема ячейки памяти; на Фиг4 - временная диаграмма подачи управляющих сигналов.Вычислительное устройство содержит. матрицу вычислительных ячеек 1 размерностью а х и, где щ, и - разрядности соответственно множителя и множимого, параллельный сумматор 2, в групп по 1 узлов 3 памяти (1 = 1 " а; где 1 - номер группы), каждая вычислительная ячейка 1 содержит элементы И 4-9, элементы ИЛИ 10 и 11, элемент НЕ 12, два элемента ИСКЛЮЧА 25 ЮЩЕЕ ИЛИ 13, узел 14 памяти, каждый узел памяти 3, 14 содержит элемент 15 задержки, элемент НЕ 16, элементы И 17-19 и элемент ИЛИ 20. Матричный умножитель реализует функцию:Б = А + ВП + С, (1)Для вычисления произведения двух чисел В и П слагаемые А и С должны быть нулевыми. Реализация умножителем функции вида (1) расширяет его функциональные возможности.Каждая вычислительная ячейка 1. умножителя осуществляет такую же 40 арифметическую функцию как весь умножитель, только для одноразрядных двоичных цисел, а, Ь, с, Й:Б+ с = а+Ьс 1+ с(2) где а, Ь, с, с 1 - сигналы на входах21-24 вычислительнойячейки 1;Б, с - сигналы на выходах25 и 26 вычислительной ячейки 1.В формуле (2) Б и с складывается с учетом веса.Вычислительная ячейка 1 описывается следующей системой логических. уравнений;Б(Е + 1) (а 9 с) Ю(Ьс 1)3 Е + + Б(с)2;с(й + 1) ас 2 + Ьс 1(а (+3 с)Е + + с (й)Ер (3) В исходном состоянии на управляющих входах 35,-35умножителя установлен сигнал "0". Процесс вычисления начинается с подачи на входы 36,-36 ю 37 о 3738 ав 39,-39 З первых сомножителей В и слагаемых А, С. В течение времени Т Р (Фиг.4) вы" числение происходит в вычислительных ячейках 1 первого ряда"1", который осуществляет запоминаниинформации, установившейся на выходах вычислительных яцеек 1 первогоряда . При этом на выходах 27 вычислительных ячеек 1 первого ряда запоминается множимое О Сигнал "1" навходе 35 запрещает также отработкувычислительными ячейками 1 первогоряда сигналов, которые будут появляться на их входах 36,-36, 37,3739,-39, Единица на управляющемвходе 35 сохраняется в течение времени Т р (Фиг,4), что обеспечиваетпроведение вычислений на втором рядувычислительных ячеек 1 и запоминаниеинформации в узле 3 памяти второгоряда.Время, пока в первом ряду вычислительных ячеек 1 не производятся вычисления, используют для подачи навходы 36,-36 з, 37 оз 38 сз 39 о39 нового множимого 0, младшегоразряда множителя В и новых слагаемыхА и СПодача новой информации на вычислительные ячейки 1 первого ряда проводится в промежуток времени(фиг.4). По окончании вычисления впервом ряду вычислительных ячеек 1и запоминания в.узле 3 памяти ряда,в момент времени 2 Т , после началавычислений на управляющий вход 35подается сигнал , который осуществляет запоминание информации, установившейся на вь 1 ходах вычислительныхячеек 1 второго ряда и на выходе узла 3 памяти второго ряда, а такжезапрещает отработку вычислительнымиячейками 1 второго ряда и узлом 3.памяти первого ряда сигналов, которые будут поступать на их входы.С момента времени 2 Тр вычисление.продолжается в третьем ряду вычислительных ячеек 1 и происходит работаузлов 3 памяти третьего ряда,Поскольку первый ряд вычислительных ячеек 1 готов к работе, на егоуправляющий вход 35, в момент времени (Т + Т 1,) подается сигнал "О",который разрешает обработку вновьпоступившей информации вычислитель"ными ячейками 1 первого ряда. Сигнал"0" на управляющем входе 35, держится в течение времени ( Г + Т ), чтообеспечивает правильное вычисление. 5098726 Так как вычислительные ячейки 1второго ряда не производят вычислений, то промежуток времени с (2 Тр + 7)до (2 Т р + Т + с) используется дляподачи разряда Ь, второго множителяна вход 37, матричного умножителя,подготавливая его тем самым к новомувычислению,Аналогично конвейерный процесс вы"числения продолжается дальше. По мере окончания вычисления в д-й ступени(у. = 1, 2. . . 5) матричного умножителя в нее вводится новая информацияс периодомТу,Тр+ Т,+ 2, (5)при этом 2, в течение времени Тнаходится в "1", а в течение времени(Т + О) - в "О". Подача новой информации на у.-ю ступень с информационныхвходов умножителя, подсоединенных кх-й ступени, разрешается в промежутоквремени, начиная с момента времени 9,после установления 2 в" и до истецения времени Ю, после установления2, в "О". На информационных выходах40 -40с периодом Т будут появляться результаты вычислений. Узлы 3памяти обеспечивают синхронизациюпоявления и старших и ш младших разрядов результата на информационныхвыходах умножителя. Формула изобретения Вычислительное устройство, содер" жащее матрицу вычислительных ячеекразмерностью щ х и (где ш, и - разРядности соответственно множителя и множимого), каждая вычислительная ячейка содержит шесть элементов И, элемент НЕ, узел памяти, тп групп по , узлов памяти ( = 1, , ш, где 3 - номер группы), причем каждый узел памяти содержит три элемента И, элемент ИЛИ, элемент НЕ, элемент задержки, прицем первый вход первого элемента И узла памяти соединен с первым входом второго элемента И, второй 1вход которого соединен с первым входом третьего элемента И и выходом элемента ИЛИ, первый, второй и третий входы которого соединены соответственно с выходами первого, второго и третьего элементов И узла памяти, второй вход первого элемента И которого соединен с выходом элемента НЕ узла памяти, входы разрядов первого слагаемого устройства соеди 1509872нены соответственно с первым входомпервых элементов И вычислительныхячеек первой строки матрицы, входыразрядов второго слагаемого устройства соединены соответственно с вторым входом первых элементов И вычислительных ячеек первой строки матрицы, входы разрядов множителя соединены соответственно с первым входомвторых элементов И вычислительныхячеек первого столбца матрицы, входыразрядов множимого устройства соединены соответственно с вторым входомвторых элементов И вычислительныхячеек первой строки матрицы и первымвходом первых элементов И узлов памяти вычислительных ячеек первойстроки матрицы, вторые входы третьихэлементов И каждого узла памяти вычислительных ячеек -й строки матрицы Я = 1.щ) соединены с -мтактовым входом устройства и входомэлемента задержки узла памяти, выходкоторого соединен с входом элемента 25НЕ узла памяти, третий вход первогоэлемента И каждой вычислительнойячейки матрицы соединен с первым входом третьего и четвертого, элементовИ и выходом элемента НЕ вычислительной ячейки матрицы, выходы первого,третьего и пятого элементов И вычислительной ячейки матрицы соединенысоответственно с первым, вторым итретьим входами первого элемента ИЛИвычислительной ячейки матрицы, выходкоторого соединен с первым входом пятого элемента И вычислительной ячейки матрицы, выходы четвертого и шестого элементов И которой соединенысоответственно с первым и вторым входами второго элемента ИЛИ вычислительной ячейки матрицы, выход кото"рого соединен с первым входом шестогоэлемента И вычислительной ячейкиматрицы, первый вход первых элементов И вычислительных ячеек матрицыи-го столбца Я-й строки соединеныс шиной логического нуля устройства(Я = 2.щ), первый выход первого элемента И вычислительной ячейки Б-й строки г-го столбца (г == 1.и) матрицы соединен свыходом второго элемента ИЛИ вычислительных ячеек (Б)-й строки и(г+1)-го столбца матрицы, выход первого элемента ИЛИ вычислительнойячейки д-й строки и 1-го столбца(1 = 1, , и) матрицы соединен с вторым входом первого элемента И вычислительной ячейки (+1)-й строки и 1-го столбца матрицы, выход элемента ИЛИ узла памяти вычислительной ячейки К-й строки (К = 1, , щ) и 1- го столбца матрицы соединен с вторым входом второго элемента И вычислительной ячейки (К+1)-й строки и 1-го столбца матрицы, выходы первых и вторых элементов ИЛИ вычислительных ячеек щ-й строки 1-го столбца (с 1 = г, , щ) и выход первого элемента ИЛИ вычислительной ячейки первого столбца щ-й строки матрицы соединены с соответствующими весовыми входами параллельного сумматора, и выходов которого соединены с выходамии старших разрядов устройства, щ выходов младших разрядов устройства соединены соответственно с выходами элементов ИЛИ щ-й группы узлов памяти, вторые входы третьего элемента И которой соединены с (щ+1)-м тактирующим входом устройства, первые входы первого элемента И (З.-1)-х узлов памяти З-й группы соединены соответственно с выходами элементов ИЛИ (З)-й группы, первый вход первого элемента И 1-го узла памяти З -й групрв соединен с выходом второго элемента ИЛИ вычислительной ячейки З -й строки первого столбца матрицы вычислительных ячеек, второй вход пятого элемента И вычислительной ячейки -й строки матрицы соединен с вторым входом шестого элемента И и с -м тактовым входом устройства, первые входы вторых элементов И вычислительных ячеек З.-х строк матрицы соединены с соответствующими разрядными входами множителя, о т л и ч аю щ е е с я тем, что, с целью упро" щения устройства, в каждую вычислительную ячейку устройства дополнительно введены первый и второй элементы ИСКЛОЧАЮЩЕЕ ИЛИ, причем первыйи второй входы первого элемента И вычислительной ячейки матрицы соединены соответственно с первым и вторым входами первого элемента ИСКЗВЧРЮЦЕЕ ИЛИ вычислительной ячейки, выход которого соединен с первым входом второго элемента ИСКЗИЧАЮЩЕЕ ИЛИ и вторым входом третьего элемента И вычислительной ячейки матрицы, выход второго элемента И вычислительной ячейки матрицы соединен с третьим входом третьего элемента И вычислительнойячейки и вторым входом второго элемента ИСКЛОЧЮЩЕЕ ИЛИ вычислительнойячейки, выход которого соединен свторым входом четвертого элемента И вычислйтельной ячейки, вход элементаНЕ вычислительной ячейки. соединенс вторым входом шестого элемента Ивычислительной ячейки матрицы.5Збз Ий З 61 Зб1509872 Составитель ф. ВаракинРедактор А.Шандор Техред А. Кравчук Коррек Кравцо ГКНТ СССР зводственно-издательский комбинат "Патент", г. Ужгород, ул рина 10 Заказ 5812/15 Тираж 668 ПодписноеИИПИ Государственного комитета по изобретениям и открытиям113035, Москва, Ж, Раушская наб., д, 4/5