Матричное вычислительное устройство

(21) (22) 0 (46) 0 (72) С (53) 6 (56) 1 У 1024 юл, Во8)свид СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ТОРСНОМ,Ф СВИДЕТЕПЬСТ 3660756/24-245. 10. 837,04. 85. Б 13.А.Волощенк81,325(088,Авторское етельство СССР910, кл. С 06 Р 7/52, 1981.2, Авторское свидетельство СССРпо заявке У 3629796/24-24,кл, С 06 Г 7/38, 1983,3. Рее 8 ап "Сопсхзе се 11 ц 1 аг аггау аког ши 1 гр 1 ьсагь.оп апд йлздоп",Е 1 есегопсэ 1 еГГегз, 18 ГЬ, Юочешйег,1971, 7, В 23, р.702-704 (прототип).(54)(57) 1. МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕУСТРОЙСТВО, содержащее матрицу ячеек из Ы строк и И столбцов, столбецкорректирующих ячеек и группу элементов ИСКШОЧАКЩЕЕ ИЛИ, причем первый вход а.-ой ячейки каждой строкиматрицы (и 2,3И) подключен кпервому выходу (п)-ой ячейки этойже строки, второй вход ш-ой ячейкикаждой строки матрицы (ш=1,2И) подключен к второму выходу(ш+1)-ой ячейки этой же строки,третий вход каждой ячейки матрицы, заисключением ячеек первой строки иБ-го столбца, подключен к третьемувыходу ячейки предыдущей строки последующего столбца, третьи входы ячеек первой строки и К-го столбца матрицы соответственно подключены к первой группеинформационных входов устройства,;первый вход и-ой к корректирующейячейки подключен к третьему выходу(п)-ой ячейки первого столбца матрицы, первый вход первой корректирукщей ячейки подключен к старшему разряду первой группы информационных1,) ЯО 49245 входов устройства, первые выходы корректирунзцих ячеек соответственно подключены к первой группе выходов устройства, третьи выходы ячеек Н-ойстроки матрицы соответственно подключены к второй группе выходов устройства, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соответственноподключены к второй группе информационных входов устройства, вторыевходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИгруппы, вторые входы каждой ш-ойячейки И-столбца матрицы подключенык первому входу задания режима устройства, выход и-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертомувходу 1-ой ячейКи п-го столбца матрицы (3=1,2п), за исключением(и)-ой ячейки этого же столбца,выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому входупервой ячейки первой строки матрицы,причем каждая ячейка матрицы содержит одноразрядный сумматор и коммутатор, вход управления которого подключен к первому входу и первому выходуячейки, первый вход, второй вход,вход переноса и выход переноса одноразрядного сумматора подключены соответственно к третьему входу, четвер-.тому входу, второму входу и второмувыходу ячейки, первый и второй информационные входы коммутатора соответственно подключены к третьему входуячейки и выходу суммы одноразрядногосумматора, выход коммутатора подключен к третьему выходу ячейки, о т. -л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей, путем реализации операций ум, 1149245 ножения, деления, извлечения квадратного корня и операции С+А В, оно содержит столбец из И узлов настройки и Мэлейентов И, причем третьягруппа выходов устройства соединенас первыми выходами узлов настройкистолбца, первые входы которых соединены с вторыми выходами соответствующих корректирующих ячеек столбца,вторые входы, третьи вьпсоды и третьивходы которых соединены соответственно с вторыми выходами, первымн входами соответствующих ячеек первогостолбца матрицы и вторыми выходамисоответствующих узлов настройки столбца, второй вход ш-го узла настройкистолбца соединен с выходом ш-го эле"мента ИСКЛКЯАЮЩЕЕ ИЛИ группы, третьивходы узлов настройки группы подклю-,чены к третьей группе информационньпсвходов устройства, третий выход ш-гочзла настройки столбца подключен кчетвертому входу 1-ой ячейки ш-го столбца матрицы (1=ш+1, ш+2Ю), четвертый и пятый входы всех узлов настройки соединены соответственно свторым и третьим входами задания режима устройства, четвертые входы всехкорректирунщих ячеек подключены кпервому входу задания режима устройства, пятый вход ш-ой корректирующейячейки столбца соединен с вторымвыходом (ш+1)-ой корректирующей ячейки столбца, первый вход и выход ш-гоэлемента И соответственно подключенык выходу (ш+1)-го элемента ИСКЛ 10 ЧАЮЩЕЕ ИЛИ и четвертому входу (ш+1)-ойячейки ш-ой строки матрицы, вторыевходы всех элементов И подключены ктретьему входу задания режима устройства, первый вход М-ой ячейки Я-ойстроки матрицы подключен к четверто"му входу задания режима устройства, .пятый вход И-ой корректирующей ячейки подключен к шине нулевого потенциала, кроме того, узел настройки Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях и быстродействующих ЭВМ для содержит два коммутатора и элемент НЕ, первый вход узла настройки подключен к первому выходу узла, первому информационному входу первого коммутатора и входу элемента НЕ, выход которого подключен к первому информационному входу второго коммутатора, второй вход узла настройки подключен к второму информационному входу второго коммутатора, третий вход узла настройки подключен к второму информационному входу первого крммутатора, вход управления первого коммутатора подключен к четвертому входу узла настройки, вход управления второго коммутатора подключен к пятому входу узла настройки, выход первого коммутатора подключен к второму выходу узла настройки, выход второго коммутатора подключен к третьему выходу узла настройки.2. Устройство по п, 1, о т л и - ч а ю щ е е с я тем, что корректирующая ячейка содержит одноразрядный сумматор, два элемента И и два элемента ИЛИ, причем первый вход, второй,вход, вход переноса, выход переноса и выход суммы одноразрядного сумматора подключены соответственно к первому входу корректирующей ячейки, выходу первого элемента ИЛИ, выходу второго элемента ИЛИ, второму выходу и первому выходу корректирующей ячейки, первый и второй входы первого элемента ИЛИ подключены соответственно к четвертому и пятому входам корректирующей ячейки первый и второй входы второго элемента ИЛИ соединены с выходами соответствующих элементов И, первые входы которых соединены с вторым входом корректирующей ячейки, вторые входы первого и второго элементов И соединены соответственно с первьщвходом первого элемеитаИЛИ нтретьими входом и выходом корректирующей ячейки,1построения однотактных многофункциональных.матричных устройств.Известно матричное вычислительное устройство для умножения и де11492 ления двоичных чисел, содержащее матрицу ячеек из И строк и И столб-цов, дополнительную строку из И ячеек, а также группы элементов И и ИЛИ, которые выполняют функции мест ного управления и коммутации кодов операндов 1 1.Недостатком данного устройства является ограниченность функциональных возможностей, так как устройство позволяет выполнять лишь умножение и деление.Известно матричное вычислительное устройство, содержащее матрицу ячеек, дополнительный столбец ячеек, стол бец управляющих узлов.Данное устройство позволяет выполнять умножение, деление, извлечение квадратного корня и вычислять функцию С+АВ 2.20Недостатком данного устройства является низкое быстродействие.Наиболее близким к изобретению по технической сущности является матричное вычислительное устройство, содержащее матрицу ячеек из И строк и И-столбцов, столбец из И управляющих ячеек и строку из И элементов ИСКЛЮЧАКЩЕЕ ИЛИ, первый вход и-ой ячейки каждой строки матрицы ЗО (п=2,3И) подключен к первому выходу (п)-ой ячейки этой же строки, второй вход ш-ой ячейки каждой строки матрицы (ш=1,2И) подключен к второму выходу (ш+1)-ой д 5 ячейки этой же строки, третий вход каждой ячейки матрицы, за исключением ячеек первой строки и И-го столбца, подключен к третьему выходу ячейки предыдущей строки последующего столбО ца, третьи входы ячеек первой строки и И-го столбца матрицы соответственно подключены к первым информационным входам устройства, первые входы эле ментов ИСКЛЮЧАКЗЦЕЕ ИЛИ соответствен-.415 но подключены к вторым информационным входам устройства, а вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а также вторые входы ячеек И-го столбца матрицы подключены к входу ,управления 5 О устройства, четвертый вход ячейки каждой строки матрицы, за исключением ячеек первой строки, подключен к четвертому выходу ячейки предыдущейстроки того же столбца матрицы, пер вый вход и второй выход р-ой ячейки первого столбца (р=1,2И) подключены соответственно к первому 45 4выходу и второму входу 1-ой управля.,ющей ячейки, третий вход и-ой управляющей ячейки подключен к третьемувыходу (п)-ой ячейки первого столбца матрицы, четвертый вход ш-ой управляющей ячейки подключен к четвертому выходу (ш+1)-ой управляющейячейки, первые входы управляющих ячек соответственно подключены к третьим информационным входам устройст.ва, третьи выходы управлямцих ячеексоответственно подключены к первыминформационным выходам устройства,а третьи выходы ячеек И-ой строкиматрицы - к вторым информационнымвыходам, пятые входы управляющихячеек подключены к входу управленияустройства, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с четвертымивходами соответствующих ячеек первой строки. Причем каждая ячейка матрицы содержит одноразрядный сумматор и коммутатор, вход управления которого подключен к первому выходу ячейки, первый вход, второй вход, вход переноса и выход переноса одноразрядного сумматора подключены соответственно к третьему входу, четвертому входу, второму входу и второму выходу ячейки, первый и второй входы коммутатора соответственно подключены к третьему входу и выходу суммы одноразрядного сумматора, а выход коммутатора - к третьему выходу ячейки, четвертый вход которой подключен к четвертому ее выходу. Каждая управляющая ячейка содержит одноразрядный сумматор, коммутатор, элемент И и элемент ИЛИ, первый вход которого подключен к пятому входу ячейки и входу управления коммутатора, а второй вход элемента ИЛИ - к первому выходу ячейки и выходу коммутатора, первый вход которого подключен к первому входу ячейки, а второй вход " к выходу суммы одноразрядного сумматора и третьему выходу ячейки, четвертый вход ячейки подключен к входу переноса одноразрядного сумматора, выход переноса которого подключен к четвертому выходу ячейки, первый вход одноразрядного сумматора подключен к третьему входу ячей-. ки, а второй вход одноразрядного сумматора " к выходу элемента И, первый вход которого подключен к вы"ходу элемента ИЛИ, а второй вход - к второму входу ячейки 3 1.Недостатком известного устройства .является ограниченность функциональных возможностей, так как выполняет ся лишь умножение, деление н вычисление функции вида С+А В.Целью изобретения является расширение функциональныхвозможностей путем . реализпции умножения,деленияоперацин С+А Ви извлеченияквадратного корня,Поставленная цель достигается тем, что матричное вычислительное устройство, содержащее матрицу ячеек из И строк и И столбцов, столбец 15 корректирующих ячеек и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход и-й ячейки каждой строки матрицы (и=2,3И) подключен к первому выходу (и)-ой ячейки этой 20 же строки, второй вход ш-ой ячейки каждой строки матрицы (ш=1,2Н) .подключен к второму выходу (ш+1)-ой ячейки этой же строки, третий вход каждой ячейки матрицы, эа исключени ем,ячеек первой строки и Ю-го столб- ца, подключен к третьему выходу ячейки предыдущей строки последующего столбца, третьи входы ячеек первой строки и Н-го столбца матрицы соот ветственно подключены к первой группе информационных входов устройства, первый вход и-ой корректирующей ячей ки подключен к третьему выходу (и)-ой ячейки первого столбца матри- д цы, первый вход первой корректирующей ячейки подключен к старшему разряду первой группы информационных входов устройства, первые выходы корректирук 4 цих ячеек соответственно подключеф ны к первой группе выходов устройства, третьи. выходы ячеек Н-ой строки матрицы соответственно подключены к второй группе выходов устройства, первые входы элементов ИСКЛЮЧАЙЗЦЕЕ ИЛИ 5 группы соответственно подключены к второй группе информационных входов устройства, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы каждой ш-ой ячейки Ю" го столбца матрицы 0 подключенык первому входу задания режима устройства, выход и-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому входу 1-ой ячейки и"го столбца матРицы (3=1,2,и), за исключением у (и)-ой ячейки этого же столбца, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому входу первой ячейки первой строки матрицы, причемкаждая ячейка матрицы содержит одноразрядный сумматор и коммутатор,вход управления которого подключен кпервому входу и первому выходу ячейки, первый вход, второй вход, входпереноса и выход переноса одноразрядного сумматора подключены соответственно к третьему входу, четвертомувходу, второму входу и второму выходу ячейки, первый и второй информационные входы коммутатора соответстценно подключены к третьему входуячейки и выходу суммы одноразрядного,сумматора, выход коммутатора подключен к третьему выходу ячейки, содер-жит столбец из Н узлов настройки иИэлементов И, причем третья группа выходов устройства соединена спервыми выходами узлов настройкистолбца, первые входы которых соединены с вторыми выходами соответствующих корректирующих ячеек столбца, вторыевходы, третьи выходы и третьи входыкоторых соединены соответственно свторыми выходами, первыми входамисоответствующих ячеек первого столбца матрицы и вторыми выходами соответствук 4 цих узлов настройки столбца, второй вход ш-го узла настройкистолбца соединен с выходом ш-гоэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы,третьи входы узлов настройки группыподключены к третьей группе информационных входов устройства, третийвыход ш-го узла настройки столбцаподключен к четвертому входу 1-ойячейки ш-го столбца матрицы (1=ш+1,ш+2Н), четвертый и пятый входывсех узлов настройки соединен соответственно со вторым и третьим входами задания режима устройства:, четвертые входы всех корректирующихячеек подключены к первому входу задания режима устройства, пятый входш-ой корректирующей ячейки столбцасоединен с вторым выходом (ш+1)-ойкорректирующей ячейки столбца, первый вход и выход ш-го элемента Исоответственно подключены к выходу(пФ 1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ ичетвертому входу (ш+1)-ой ячейкиш-ой строки матрицы, вторые входывсех элементов И подключены к третьему входу задания режима устройства,первый вход М-ой ячейки Н-ой строки матрицы подключен к четвертомувходу задания режима устройства,пятый вход Б-ой корректирукщей ячейки подключен к шине нулевого потен- . циала, кроме того, узел настройки содержит два коммутатора и элемент НЕ, первый вход узла настройки 5 подключен к первому выходу узла, первому информационному входу первого коммутатора и входу элемента НЕ, выход которого подключен к первому инФормационному входу второго комму татора, второй вход узла настройки подключен к второму информационному входу второго коммутатора, третий вход узла настройки подключен к второму информационному входу первого 15 коммутатора, вход управления первого коммутатора подключен к четвертому входу узла настройки, вход управления второго коммутатора подключен к пятому входу узла настройки, вы ход первого коммутатора подключен к второму выходу узла настройки, выход:второго коммутатора подключен .к третьему выходу узла настройки.Корректирующая ячейка содержит 25 одноразрядный сумматор, два элемента И и два элемента ИЛИ, причем первый вход, второй вход, вход переноса, выход перекоса и выход суммы одноразрядного сумматора подключены со ответственно к первому входу корректирующей ячейки, выходу первого элемента ИЛИ, выходу второго элемента ИЛИ, второму выходу и первому выходу корректирующей ячейки, первый и 5 второй входы первого элемента ИЛИ подключены соответственно к четвертому и пятому входам корректирующей ячейки, первый и второй входы второго элемента ИЛИ соединены с выхода ми соответствукицих элементов И, первые входы которых соединены с вторым входом корректирующей ячейки, вторые входы первого и второго элементов И соединены соответсвенко с первым входом первого элемента ИЛИ и третьими входом и выходом корректирующей ячейки.На фиг.1 приведена структурная . схема матричного вычислительного устройства (при Я=4); на фиг.2 - функциональная схема ячейки матрицы; на фиг.3 - функциональная схема корректирующей ячейки; на фиг.4 - функциональная схема узла настройки.Иатричное вычислительное устройство содержит ячейки 1 матрицы, корректирунзцие ячейки 2, узлы 3 настройки, элементы ИСКЛЮЧАЗЮ 1 ЕЕ ИЛИ 4, элементы И 5, а также имеет первые 6, вторые 7 и третьи 8 группы информационных входов устройства, первый 9, второй 10, третий 11 и четвертый 12 входы задания режима устройства, пер" вые 13, вторые 14 и третьи 15 группы выходов устройства, пвну 16 нулевого потенциала.Каждая из ячеек 1 матрицы содержит одноразрядный сумматор 17, коммутатор 18, а также первый 19, второй 20, третий 21 и четвертый 22 вхо" ды ячейки, первый 23, второй 24 и третий 25 выходы ячейки.Каждая корректирующая ячейка 2 содержит одноразрядный сумматор 26, элемент ИЛИ 27 и элемент ИЛИ 28, элементы И 29 и 30, первый 31, второй 32, третий 33, четвертый 34 и пятый 35 входы ячейки, первый 36, второй 37 и третий 38 выходы ячейки. Кажцый узел 3 настройки содержитпервый 39 и второй 40. коммутаторы,элемент НЕ 41, а также имеет первый42, второй 43, третий 44, четвертый45 и пятый 46 входы узла, первый 47,второй 48 и третий 49 выходы узла.Ячейки матрицы и корректирующиеячейки предназначены для выполненияарифметических действий. Узлы настройки определяют, какое арифмети- .ческое действие будет выполнено всоответствующей строке ячеек. Элементы ИСКЛЮЧАЮЩЕЕ ИЛИ предказяачекыдля передачи операндов в прямом илиобратном коде. Элементы И маскируютнекоторые из разрядов кодов с цалыовидоизменения выполняемых действийв отдельных ячейках матрицы,Состояние групп входов и выходовв зависимости от выполняемой операции описывается следука 1 ей таблицей.1149245 Группы выходов Входы режима Группы информационных вхо- ов Операция 12 6 10 11 Ум 1 1 0 Нулевойкод оизвение извед ожим же та те з- младше ря ря А С+А Встаршегоразряда ожитель 1 0 Код С младше разряд еОстаток Делимое астое Извлечение Остаток Корень Подко ренно улевой кодрня выражение рицу ячеек без инвертирования. же сигнал формирует логические на входы переносов линеек сумм ячеек 1 первых Кстрок матри Нулевые сигналы, поступающие с 9 на четвертые входы корректиру ячеек, позволяют также организ цепь распространения переносов сумматорами этих ячеек. то торо цы входо ющих вать между Умножение А на В выполняется, начиная со старших разрядов. множителя. При единичном значении текущего разряда множителя на третьи выходы ячеек 1 с помощью коммутаторов 18, управляемых сигналом текущего разряда множителя, передается код предыдущей текущей суммы, просуммированной с сдвинутым на разряд в сторону младших разрядов кодом множимого А, а при нулевом - код предыдущей текущей сум- мые 45 При нулево ряда множител щью элемента И единичном восс ходах 13 форми Матричное вычислительное устройст" во работает следующим образом.Перед выполнением умножения и вычисления С+А В осуществляется на стройка элементов и узлов устройства. Елиничные сигналы на входах 10 настраивают коммутаторы 39 узлов 3 на передачу с входов 8 устройства в первые входы ячеек соответствующих 4 строк матрицы разрядов множителя,Единичные сигналы на входах 11 настраивают коммутаторы 40 узлов 3 на передачу сигналов с вторых входов на третьи выходы этих же узлов. Этим же сигналом элементы И 5 настраиваются на логическое повторение.Все это обеспечивает передачу на четвертые входы ячеек 1 всех строк матрицы кода миожимого. ЬНулевой сигнал на входе 12 предназначен для передачи на вход переноса линейки сумматоров ячеек 1 Й-ой строки матрицы логического нуля.Нулевой сигнал на входе 9 настра ивает элементы ИСКНЮЧАКЩЕЕ ИЛИ 4 на логическое повторение. Вследствие этого код множимого поступает в матм значении текущего разцепь переноса с помо обрывается, а при танавливается. На выруется И старших разрядов произведения, а на выходах 14 -Б младших разрядов произведения.При вычислении функции С+АВ первые 2 И разрядов формируются так же,как и при умножений, а самый старший, 5(2 М+1)-й разряд, формируется на первом выходе первого узла 3 настройки,При делении на входы 6 подают 2 Я-разрядный код мантиссы делимого, а навходы 7 - Я-разрядный код мантиссыделителя.Выполнению операции деления предшествует настройка элементов и узловустройства. Нулевой сигнал на входах10 настраивает коммутаторы 39 узлов3 на передачу во вторые выходы сигналов, которые поступают на первые вхо-,ды этих же узлов,Единичный сигнал на входах 11 настраивает элементы И 5 на логическое 2 Оповторение. Этот же сигнал, поступающий на пятые входы узлов 3, настраивает коммутаторы 40 на передачусигналов с вторых входов на третьивыходы этих же узлов. Единичный сигнал на входе 12 необходим для формирования кода дополнения в Й-ой строке матрицы.Единичный сигнал на входе 9, подключенном к вторым входам злемен- ЗОтов ИСКЛЮЧАЮЩЕЕ.ИЛИ 4, настраиваетэти элементы на формирование обратного кода делителя, Этот жеуправляющий сигнал, поступающий начетвертые входы корректирующих ячеек ЗЗблокирует распространение переносамежду сумматорами этих ячеек, формирует логическую единицу в знаковыйразряд, которая необходима для фор-.мирования отрицательного знака делителя, а также создает цепь переносамежду ячейками первого столбца матрицы и корректирующими ячейками соответ"ствукицих строк.Выполнение операции деления начинается с вычитания делителя из сдвинутого на разряд в сторону старшихФразрядов делимого, При этом сдвигна один разряд обеспечивается соответствуацей подачей кодов делимого и 50делителя в ячейки первой строки. Авычитанию соответствует суммирование делимого с дополнительным кодомделителя, который получен формированием элементами ИСКЛЮЧА 1 ОЩЕЕ ИЛИ 4 55обратного кода делителя и единицейпереноса в сумматор Н-ой ячейки первой строки. Первая .цифра частного формируется на первом выходе первого узла 3. В зависимости от значения этой цифры формируется первый остаток, который с третьих выходов ячеек первой строки матрицы поступает на третьи входы ячеек второй строки устройства. Причем, если первая цифра частного равна единице, коммутаторы 18 ячеек 1 передают на третьи выходы значение кода с выходов сумматоров 17; когда же первая цифра частного равна нулю, коммутаторы 18 передают на третьи выходы значение кода с третьих входов ячеек.Во второй строке матрицы из сдвинутого на разряд влево первого остатка вычитается код делителя. Вторая цифра частного формируется на первом выходе второго узла 3, а второй остаток формируется на третьих выходах ячеек второй строки матрицы.В последующих строках устройства выполняются аналогичные действия в соответствии с алгоритмом деления с восстановлением остатка. Причем восстановлению остатка соответствует передача коммутаторами 18 ячеек 1 кодов с третьих входов этих же ячеек. Код частного в И разрядов формируется на выходах 15 устройства, а остаток от деления - навыходах 14 устройства.Нри извлечении квадратного корня на входы 6, за исключением входа 6, подключенного к первой корректирующей ячейке 2, подают (2 Н)-разрядный код мантиссы подкоренного выражения, а на входы 7 - код нулей.На вход 6, который подключен.к первому входу первой корректирукщей ячейки 2, подают нулевой сигнал.Перед выполнением операции извлечения квадратного корня осуществляется настройка элементов и узлов устройства. Нулевой сигнал на входах 10 настраивает коммутаторы 39 управляющих узлов 3 на передачу во вторые выходы сигналов, поступающих на первые входы этих же узлов.Нулевые сигналы на входах 11, пройдя через элементы И 5, позволяют сформировать на четвертые входы(а+1)-их ячеек а-ых строк матрицы такие же нулевые сигналы. Одновременно с этим нулевыми сигналами на входах 1 1 осуществляется настройка ком"мутаторов 40 узлов 3 на передачупроинвертированных с помощью элементов НЕ 41, сигналов с первых входовузлов на третьи их выходы.Нулевой сигнал на входе 12 предназначен для формирования логическогонуля на вход переноса ячеек Ястроки.Единичный сигнал на входе 9 настраивает элементы ИСКЛЮЧАЮЩЕЕ КПИ 4на формирование кода единиц, поступа ющего далее в четвертые входы соот"ветствующих ячеек матрицы. Этот жесигнал, поступанщий на четвертыевходы корректирующих ячеек, блокирует распространение переносов между,сумматорами этих ячеек, формируетединИцу в знаковый разряд, которая.йеэобходима для отрицательного знакав коде вычитаемого, и создает цепьпереноса между ячейками первогостолбца матрицы и корректирующимиячейками соответствующих строк.Этот же сигнал, поступакицнй на вторые входы ячеек О-го столбца матрицы, необходим для безусловной переда чи через 1-е ячейки ш-ой строкиматрицы кодов подкоренного выражения.Выполнение операции извлеченияквадратного корня начинается с вычи" ЗОтания в первой строке устройства издвух старших разрядов подкоренноговыражения С С кода 01,Для того чтобы младшие нз разря"дов подкоренного выражения (С 5 С идругие) были безусловно переданы в.следующие строки устройства, код этихразрядов сумиируется с кодом единиц,при этом к самому младшему разрядуприбавляется единица переноса. Воз Оникающая при этом единица переносаиспользуется в младшем разряде кода11 1Первая цифра корня Е формируетсяна первом выходе первого узла 3, В 45зависимости от значения этой цифрыформируется первый остаток, которыйс третьих выходов ячеек первой строки матрицы поступает на третьи выходы ячеек второй строки устройства.Причем, если первая цифра корня равна единице, коммутаторы 18 ячеек 1передают на третьи выходы значениекода с выходов сумматоров 17. Когдаже первая цифра корня равна нулю,коммутаторы 18 восстанавливают остаток путем передачи на третьи выходызначения кода с третьих входов ячейки. Такая работа коммутаторов, управляемых по значению цифры корняЕ, тем не менее не влияет на безусловную передачу в следукщие строкимладших из разрядов подкоренноговыражения,Во второй строке к сдвинутому наразряд влево остатку добавляетсядве следующие цифры подкоренноговыражения, Из полученного кода далее вычитают код Е 101. Вторая цифракорня Е формируется на первом выходе второго узла 3, а второй остаток - на третьих выходах ячеек второй строки матрицы. Для безусловнойпередачи разрядов СС в следующиестроки код этих разрядов суммируется кодом единиц, причем к младшемуразряду единичного кода прибавляется единица переноса. В последуницих строках устройства выполняются аналогичные действия,соответствующие извлечению квадратного корня по алгоритму с восстановлением остатка,Код корня в Я разрядов формируется на выходах 15 устройства, а остаток от извлечения квадратного корняна выходах 14 устройства,При незначительном увеличенииоборудования существенно расширяются функциональные возможности устройства, Необходимо при этом отметить, что быстродействие выполненияопераций умножения и деления остается. на уровне быстродействия известного устройства.