Устройство для сопряжения микроэвм с периферийными устройствами

(57) Изобретение нике. Целью из пропускной спас счетчиК два муль две оперативные два регистра сдв генератор импуль циклами памяти, б лителей 4 ил. СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИКГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР (ГОСПАТЕНТ СС К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ.(71) Специальное конструкторское бюро вычислительной техники СО АН СССР; Кооператив внедрения "Пролог" ИПК "Сигма"(72) Васекин ВА Лысых ИА Григорьев М,Н.(4) УСТРОЙСТВО ДПЯ СОПРЯЖЕНИЯ МИКРОЭВМ С ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ относится к вычислительной техобретения является повышениеобн ости. Устройство содержит иплексорд два регистра адреса, памяти, два буферных регистрига постоянную память, регистов, блоки управления режимомпоки приемопередатчиков и уси 1839260Изобретение относится к вычислительной технике и может быть использовано длясопряжения вычислительной машины с периферийными устройствами, например сперсональной ЭВМ типа Н 9000, с цветными 5и черно-белыми дисплеями,Известно устройство для сопряженияЭ БМ с абонентским пультом, например дисплеем, содержащее блок ввода, блок управления, буферную память, коммутаторы, 10распределитель, регистр сдвига, генератор,сумматор, регистр, блок формирования команд задержек и счетчики (авт.св, %1030791, кл, 8 06 Г 13/10, 24.02.82), Известное устройство предназначено для сопря- "5жения с алфавитно-цифровым дисплеемтолько одного типа и не формирует видеосигналов.Известно также устройство для сопряжения ЭВМ с алфавитно-цифровыми дисплеями, которое содержит генераторсинхроимпульсов, элемент НЕ, элементы И,элемент задержки, делитель частоты, элементы ИЛИ, триггеры, буферный регистр,узел передатчиков, формирователи импульсов, счетчик, расширитель синхроимпульсов, формирователи импульсов дисплеев,узел приемников (авт,св. М 1113792, кл, 606 Г 13/ОО, 21.06,83). Это устройство такжене Формирует видеосигналов. 30Наиболее близким по технической сущности к предлагаемому является модуль ТВадаптера, содержащий дисплейныйсчетчик, адресный мультиплексор, внутреннее ОЗУ, сдвиговый регистр, синхрогенератор, схему обработки видеосигнала, схемууправления модулем, и блок управления памятью, буферный регистр, регистр страниц,буфер формирования данных, регистра управления модулем, режимом и цветом, причем выход дисплейного счетчика подключенк входу адресного мультиплексора, соединенного также с выходом регистра страниц,выход мультиплексора подключен к входувнутреннего ОЗУ, соединенного также с буферным и сдвиговым регистрами и блокомуправления памятью, выход которого соединен с входом адресного мультиплексора,вход блока управления памятью через регистр управления модулем соединен выходом блока управления режимом, выходкоторого, а также выход регистра управления цветом соединены со схемой видеосигнала, соединенной также ссинхрогенератором (Микропроцессорные 55средства и системы, 1986, ЬЬ 1, с.64-65,рис,4). прототип предназначен для работытолько с дисплеем одного типа (например,цветным) и вследствие этого имеет низкуюпропускную способность,Целью изобретения является повышение пропускной способности устройства,Цель достигается тем, что в устройство для сопряжения микроЭВМ с периферийными устройствами, содержащее первую оперативную память, адресный вход которой соединен с выходом первого мультиплексора, информационные входы которого соединены с выходами счетчика, первый буферный регистр, вход данных которого соединен с выходом первой оперативной памяти, а выход первого буферного регистра и вход данных первой оперативной памяти соединены с внутренней шиной данных устройства, которая через блок приемопередатчиков соединена с шиной данных мик- роЭВМ, выход первой оперативной памяти соединен с входом данных первого регистра сдвига, постоянную память, выход которой соединен с первым входом блока управления циклами памяти, первая группа входов блока управления режимом через первый блок усилителей соединены с шинами управления микроЭВМ, первый выход блока управления режимом соединен с управляющим входом блока приемопередатчиков, вторая группа входов блока управления режимом соединена с внутренней шиной данных устройства, управляющий вход первого мультиплексора соединен с вторым выходом блока управления режимом, вход разрешения и синхровход первого буферного регистра соединены соответственного с третьим выходом блока управления режимом и первым выходом блока управления циклами памяти, первая группа входов которого соединена через второй блок усилителей с управляющей шиной микроЭВМ, а вторые вход и выход - соответственно с четвертым выходом блока управления режимом и управляющим входом первого регистра сдвига, группа управляющих входов первой оперативной памяти соединены с третьим выходом блока управления циклами памяти, третий вход которого соединен с соответствующим выходом первого блока усилителей, выходы первого регистра сдвига через третий блок усилителей соединены с информационными входами периферийного устройства, четвертый блок усилителей, выход которого соединен с информационным входом внешнего устройства, введены второй мультиплексор, вторая оперативная память, второй буферный регистр, второй регистр сдвига, два регистра адреса, генератор иМпульсов, пятый блок усилителей и регистр, группа выходов которого соединена с группой синхровходов периферийного устройства, а выход - с входом запроса прерывания микроЭВМ, 18392605 10 20 30 35 45 50 55 при этом группа входов данных регистра соединена с группой входов постоянной памяти, группа адресных входов которой и группа входов данных второго мультиплексора соединены с выходами счетчика, синхровходы постоянной памяти, регистра, первого и второго регистров сдвига и вторая группа входов блока управления циклами памяти и счетный вход счетчика соединены с соответствующими выходами генератора импульсов, выход первого регистра адреса соединен с адресным входом первой оперативной памяти, а входы данных первого и второго регистров адреса, вход данных второй оперативной памяти и выход второго буферного регистра соединены с внутренней шиной данных устройства, выходы второго мультиплексора и второго регистра адреса соединены с входом адреса второй оперативной памяти, выход которой соединен с входами данных второго буферного регистра и второго регистра сдвига, выход которого соединен с входом четвертого блока усилителей, синхровходы первого и второго мультиплексоров и первый вход блока управления соединены с четвертым выходом блока управления циклами памяти, первый и второй выходы которого соединены с вторым и третьим входами блока управления, четвертый и пятый вь.ходы которого через пятый блок усилителей соединены с управляющей шиной микроЭВМ, а шестой выход - с четвертым входом блока управления циклами памяти, пятый выход которого соединен с управляющим входом второго регистра сдвига, управляющие и синхровходы первого и второго регистров адреса соединены соответственно с седьмым выходом блока управления и выходом первого блока усилителей, управляющий и синхровход второго буферного регистра соединены соответственно с первым выходом блока управления циклами памяти и третьим выходом блока управления, группа управляющих входов второй оперативной памяти соединена с третьим выходом блока управления циклами памяти, управляющий вход второго мультиплексора соединен с вторым выходом блока управления, четвертый вход блока управления соединен с внутренней шиной данных устройства.На фиг.1 изображена схема предлагаемого устройства; на фиг,2 - схема блока управления режимом; на фиг.3 - схема блока управления циклами памяти; нэ фиг,4 - схема счетчика 1.Устройство для сопряжения микроЭВМ с периферийными устройствами (фиг.1) содержит счетчик 1, первый и второй мультиплексоры 2 и 3, первый и второй регистры 4 и 5 адреса, первую и вторую оперативные памяти 6 и 7, первый и второй буферные регистры 8 и 9, первый и второй регистры 10 и 11 сдвига, постоянную память 12, регистр 13, генератор 14 импульсов, блок 15 управления режимом, блок 16 управления циклами памяти, блок 17 приемопередатчиков, блоки 18-22 усилителей, магистраль 23 мик- роЭВМ, синхровходы 24, выходы 25 данных для цветного дисплея, выход 26 для чернобелого дисплея, внутреннюю шину 27 данных. Адресный вход оперативкой памяти 6 соединен с выходом мультиплексора 2, информационные входы которого соединены с выходами счетчика 1, Вход данных буферного регистра 8 соединен с выходом оперативной памяти б, а выход буферного регистра 8 и вход данных оперативной памяти 6 соединены с внутренней шиной 27 данных, которая через блок 17 соединена с магистралью 23. Выход оперативной памяти 6 соединен с входом данных регистра 10 сдвига, вход постоянной памяти 12 - с первым входом блока 16. Первая группа входов блока 15 через первый блок 18 усилителей соединена с шинами управления микроЭВМ, первый вход блока 15 соединен с управляющим входом блока 17, вторая группа входов блока 15 соединена с внутренней шиной 27 данных, Управляющий вход мультиплексора 2 соединен с вторым выходом блока 15, Вход разрешения и синхровход буферного регистра 8 соединены соответственно с третьим выходом блока 15 и первым выходом блока 16, первая группа входов которого соединена через блок 19 усилителей с магистралью 23 микроЭВМ, а второй вход и выход - с четвертым выходом блока 15 и управляющим входом регистра 10 сдвига, Группа управляющих входов оперативной памяти 6 соединена с третьим выходол 1 блока 16, третий вход которого соединен с соответствующим выходом блока 18 усилителей, Выходы регистра 10 сдвига через блок 20 усилителей соединены с информационными входами периферийного устройства, выход блока 21 усилителей соединен с информационным входом внешнего устройства, Группа выходов регистра 13 соединена с группой синхровходов периферийного устройства, а выход - с входом запроса прерывания мик- роЭВМ, Группа входов данных регистра 13 соединена с группой входов постоянной памяти 12, группа адресных входов которой и группа входов данных мультиплексора 3 соединень 1 с выходами счетчика 1. Синхровходы постоянной памяти 12, регистра 13, регистров 10, 11 сдвига, вторая группа входов блока 16 и счетный вход счетчика 1 соединены с соответствующими выходами20 30 зом 35 40 45 50 55 генератора 14 импульсов. Выход регистра 4 адреса соединен с адресным входом оперативной памяти 6, а входы данных регистров 4, 5 адреса, вход данных оперативной памяти 7 и выход буферного регистра 9 соединены с внутренней шиной 27 данных, Управляющий и синхровход буферного регистра 9 соединены соответственно с первым выходом блока 16 и третьим выходом блока 15, Группа управляющих входов оперативной памяти 7 соединена с третьим выходом блока 16, управляющий вход мультиплексора 3 соединен с вторым выходом блока 15, а четвертый вход блока 15 соединен с внутренней шиной 27 данных.Блок 15 управления режимов (фиг.2) состоит из триггера 28, селектора адреса, выполненного в виде элемента И - НЕ 29, триггера ЗО, элемента И 31, элементов И 32 - 34, элементов И-НЕ 35 - 41 и элементов НЕ 42, 43,Блок 16 управления циклами памяти (фиг.З) состоит из постоянной памяти 44, регистров 45, 46, триггеров 47 - 49 группы элементов И-НЕ 50, 51, элементов И 52, 53 и усилителей 54, 55, 56, Счетчик 1 (фиг.1) содержит счетчики 57,58 и ПЗУ 59. Работает устройство следующим обраУстройство совмещает в себе управление цветным и монохромным мониторами, вырабатывая сигналы В, 6, В для цветного и ИОЕО для черно-белого мониторов, а также необходимые сигналы управления строчной и кадровой развертками. Полярности и временные соотношения управляющих сигналов определяются синхронным автоматом, реализованным на ПЗУ.Устройство работает по принципу ВтМар, т.е. его видеоОЗУ непосредственно отображено в адресном пространстве на шине микроЭ ВМ.Частота развертки составляет 50 Гц, Информационная емкость черно-белого кадра 1024 х 296 точек, Информационная емкость цветного кадра 512 х 296 точек при четырех битах на одну точку.Весь видеобуфер (блоки 6 и 7) расположен в адресном пространстве с адреса 007 ЕОООЬ по адрес 007 ГГГГГп, при этом видеобуфер черно-белого изображения (блок 7) имеет смещение 00000000 п, а цветного (блок 6) 00010000 п, Два образующихся свободны (неотображаемых) куска памяти также доступны с шины и могут использоваться для хранения данных (как обычная память). Устройство сопряжения является всегда пассивным устройством и проводит циклы только под управлением процессора илиустройства прямого доступа микроЭВМ.Циклы обращения - чтение слова, запись слова, запись произвольной комбинации байтов,По сигналу шины 23 ВАОВ в триггер 30(фиг,2) записывается признак совпаденияадреса, вырабатываемый элементом И - НЕ29, в триггер 28 - номер банка памяти 6 или7, к которому идет обращение (сигналы щ/си - в/с). В случае правильно дешифрованного адреса и наличия сигнала ВАОЯ формируется сигнал Вец на четвертом выходеблока 15, означающий необходимость проведения цикла памяти 6(7) для активногоустройства шины. Одновременно с сигналом Яец на шине 23 формируются сигналВАСК (пассивное устройство правильно дешифровало свой адрес) и сигнал ВФЛАТ навыходе элемента И 32 (требование ожидания для активного), По сигналу - АОЯ (вырабатывается при наличии сигнала ВАОВ)адрес обращения к цветной памяти 6 сохраняется в регистре 4, а к черно-белому - врегистре 5,Блок 16 управления циклами памяти,обнаружив сигнал Вец, ожидает первогосвободного цикла памяти и производит чтение или запись информации (присутствуетсигнал РЗЕ), после этого запрещает выдачусигнала ВЧчАТ и ожидает снятия сигналаВАОВ,Циклы памяти распределены следующим образом:0 1 2 3Ве 1 В Ггее ВеЯ Ггее - для цветной памяти 6,ВеЯ Ггее ВеЯ Ггее - для монохромной памяти 7,где Ве 1 В - цикл регенерации изображения, а Ггее - свободный цикл (может бытьпредоставлен активному устройству).Во время обратного хода строчной икадровой разверток (определяется по наличию сигнала В 1 АИК с выхода памяти 12)свободны все циклы,Во время цикла памяти ее адрес выбирается либо со счетчика 1 развертки черезмультиплексоры 2, 3, переключающие старшие-младшие разряды адреса внутри циклав случае цикла регенерации изображения,либо с регистров 4, 5 адреса в случае циклашины,В цикле регенерации видеоизображения данные, считанные иэ памяти 6(7), записываются в сдвиговые регистры (10 дляцветного кадра и в 11 для черно-белого кадра), Из сдвиговых регистров данные выдвигаются при смене текущей точки, а по нимформируются сигналы В, О, О и ЧЮЕО,10 1839260 см.выше) и синхросерии для обоих мониторов. При этом потребление платы от источ- ника +5 В -4 А. Среднее время одного цикла 698 нс,5 (56) Авторское свидетельство СССР Ф 1113792, кл. 6 06 Г 13/00, 1983,Микропроцессорные средства и систе 10 мы. 1986, М 1, с.64, 65, рис.4,15УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МИКРОЭВМ С ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ, содержащее первую оперативную память, адресный вход которой соединен с выходом первого мультиплек сора. информационные входы которого соединены с выходами счетчика, первый буферный регистр, вход данных которого соединен с выходом первой оперативной памяти, а выход первого буферного регист ра и вход данных первой оперативной памяти соединены с внутренней шиной данных устройства, которая через блок приемопередатчиков соединена с шиной данных микроЭВМ, выход первой оперативной памяти соединен с входом данных первого регистра сдвига, постоянную память, выход которой соединен с первым входом блока управления циклами памяти, первая группа входов блока управления режимом через первый блок усилителей соединена с шинами управления микро- ЭВМ, первый выход блока управления режимом соединен с управляющим входом 40 блока приемопередатчиков, вторая группа входов блока управления режимом соединена с внутренней шиной данных устройства, управляющий вход первого мультиплексора соединен с вторым выходом блока управления режимом, вход разрешения и синхровход первого буферного регистра соединены соответственно с третьим выходом блока управления режимом и первым выходом блока управления 50 циклами памяти, первая группа входов которого соединена через второй блок усилителей с управляющей шиной микроЭВМ, а вторые вход и выход - соответственно с четвертым выходом блока управления ре жимом и управляющим входом первого регистра сдвига, группа управляющих входов первой оперативной памяти соединена с третьим выходом блока управления циклами памяти, третий вход котороо соединен В цикле, инициированным активным устройством, данные памяти записываются в регистр 8(9) данных и оттуда передаются на шину через блок 17 приемопередатчиков.Отсчетом точек в строке занимается ПЗУ 59, которое производит перезарядку 57, оно же формирует разрешение счета для счетчика 58 строк и сигналы для ПЗУ 12, управляющего счетчиками по кадру, Кадровые ПЗУ 12 формирует сигнал В 1 АИК Формула изобретения/ с соответствующим выходом первого блока усилителей, выходы первого регистра сдвига через третий блок усилителей соединены с информационными входами периферийного устройства, четвертый блок усилителей, выход которого соединен с информационным входом внешнего устройства, отличающееся тем, что, с целью повышения пропускной способности, в устройство введены второй мультиплексор, вторая оперативная память, второй буферный регистр, второй регистр сдвига, два регистра адреса, генератор импульсов, пятый блок усилителей и регистр, группа выходов которого соединена с группой синхровходов периферийного устройства, а выход - с входом запроса прерывания микроЭВМ, группа входов данных регистра соединена с группой выходов постоянной памяти, группа адресных входов которой и группа входов данных второго мультиплексора соединены с выходами счетчика, синхровходы постоянной памяти, регистра, первого и второго регистров сдвига, вторая группа входЬв блока управления циклами памяти и счетный вход счетчика соединены с соответствующими выходами генератора импульсов, выход первого регистра адреса соединен с адресным входом первой оперативной памяти, а входы данных первого и второго регистров адреса, вход данных второй оперативной памяти и выход второго буферного регистра соединены с внутренней шиной данных устройства, выходы второго мультиплексора и второго регистра адреса соединены с входом адреса второй оперативной памяти, выход которой соединен с входами данных второго буферного регистра и второго регистра сдвига, выход которого соединен с входом четвертого блока усилителей, синхровходы первого и второго мульти. плексоров и первый вход блока управления режимом соединены с четвертым выходом блока управления циклами памяти, первый и второй выходы которого соеМ 1839260 12 динены с вторым и третьим входами блока ды второго буферного регистра соединены управления, четвертый и пятый выходы ко- соответственно с первым выходом блока торого через пятый блок усилителей соеди- управления циклами памяти и третьим вынены с управляющей шиной микроЭВМ, а ходом блока управления режимом, группа шестой выход соединен с четвертым вхо управляющих входов второй оперативной дом блока управления циклами памяти, пя- памяти соединена с третьим выходом блотый выход которого соединен с ка управления циклами памяти, управляю- управляющим входом второго регистра щий вход второго мультиплексора сдвига, управляющие и синхровходы пер- соединен с вторым выходом блока управвого и второго регистров адреса соедине О ления режимом, четвертый вход блока уп-, ны соответственно с седьмым выходом равления режимом соединен с внутренней блока управления и выходом первого бло- шиной данных устройства, ка усилителей, управляющий и синхровхо- агап блока Ю Ж,юулмюллгкаарю каргоюрю ФХ1839260 гглсРаяЮЖфйИУ- лглта 7 У Флюу 4ХХл ллв- лю Ю 7 г 1 ргюЯруФЯ,УГРЕМруиЫА У Хгр Юю Юла В ЬВаг)и/ ЕГ Составитель В, ВасекинТехред М, Моргентал исин ект эктор Т, Юрчикова аказ 34 П писное раж од НПО "Поиск" Роспатента Москва, Ж, Раушская наб., 1303 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 10