Устройство для управления блоками памяти

Союз Советских Социалистических Республик(51) М. Клй С 11 С 9/00 Государственный комитет Совотв Министров СССР оо делам изооретеиий и открытий(45) Дата опубликования описания 25, 13,78(72) Автор изобретения д, Н. Пресняков Чс стОсобое сеструторссе бюро ныннспнтепьнок оекннке:"б:.Рязанского РвйеотехннческоГо янотнтута(54) УСТРОйСтВО ДПЯ УПРДВЛЕНИЯ БПОКДМИ ПДМЯтИ Изобретение относится к области цифровой вычислительной техники, в частности, к запоминающим устройствам, состоящим из нескольких независимых секций.Известно устройство для управления памятью, состоящее из нескольких секций для повышения производительности машины 1).Известное устройство содержит адресный регистр, выходы старших разрядов которого соединены со входами преобразователя кода адреса и входами адресных коммутаторов, а младших - подключены к входам дешнф 10 ратора.Известное устройство обеспечивает возможность выборки из памяти при одном обращении одновременно от ) до и ячеек по последовательным адресам, начиная от адреса, указанного в команде. Количество вы- т бираемых ячеек (формат обращения) задает. ся кодом, поступающим на специальные входы устройства.Для возможности одновременной передачи и приема из памяти слов, а также для управления форматом обращений помимо усложнения самого устройства управления памятью известного устройства необходимо существенное усложнение процессоров и вычислительной системы в целом. Поэтому при 2менеине известного устройства не позволяет повысить производительность, так как время выборки информации и время цикла у этого устройства не уменьшается по сравнению с отдельной секцией памяти (с отдельным блоком).Цель предлагаемого изобретения - повысить эффективное быстродействие секционированной памяти н тем самым повысить про. нзводительность тех машин, в которых обмен с памятью осуществляется одним сло.вом.Указанная цель достигается тем, что в устройство для управления блоками памяти введены формирователи признака готовнос. ти и выходные коммутаторы, управляющие входы которых соединены с соответствующи. ми выходамн дешпфратора и формирователей признаков готовности, входы которых подключены к выходам адресных коммута. торов,В настоящем изобретении обеспечивает. ся опережающая выборка информации, за. ключающаяся в том, что при считывании по какому-либо адресу производится одно. временно и обращение по и - 1 адресам, об. разующнм вместе с выбранным адресом не. который непрерывный массив ячеек памяти,например такой, кода выбранный адрес является первичной ячейкой массива.Информация иэ этих, дополнительно оп.рашиваемых ячеек памяти подготавливаетсяк выдаче. Если следующее считывание производится по адресу, который предварительно опрошен, то обращение отрабатываетсяза значительно меньшее время, чем времявыборки из секции памяти.На чертеже представлена блок-схемапредлагаемого устройства управления с таким массивом дополнительно опрашиваемыхячеек, когда выбираемая ячейка являетсяпервой в массиве, и для такой памяти, которая допускает смену хранимой информации.Устройство содержит адресный регистр 1, 5разделенный на две части - старшуо 2 имладдую 3; преобразователь 4 кода адресадля увеличения на единицу содержимогостаршей части адресного регистра; п адресных коммутаторов 5 для передачи на входыи секций памяти и и формирователей признаков готовности информации, либо содержимого старшей час ги адресного регистра 2,либо выходного кода преобразователя 4 кода адреса; дешифратор б сигналов управления сборками адресов; дешифратор 7 выбираемой секция для выработки управляющего сигнала, который определяет выбраннуюсекцию памяти; формирователи 8 признаковготовности информации, которые, начиная смомента смены адреса для секции памяти,вырабатываот на время выборки иэ секциипамяти сигнал, блокирующий выдачу инормации через выходной коммутатор 9.Входы адресного регистра 1 соединеныс входными цинами 10 адреса.Адресные коммутаторы 5, имеющие информационные входы 11 и 12, включенымежду выходом старщей части 2 адресногорегистра, к которому подключены информационные входы 11, и адресными входамисекций памяти 13,Для осуществления записи информации 40введены схемы И 14, которые одними своими входами присоединены к дешифратору 7выбираемой секции, а выходами - к входам 15 Запись в секцию секций памяти,По сигналу, поступающему на вход 15, производится запись в секцию информации с 4информационных входов 16.П 15 и отсутствии блокирующего сигналаили после его окончания на управляющемвходе выходного коммутатора на информационные выходы 18 выдается информацияиэ выбираемой секции памяти, которая определяется дешифратором 7 выбираемой секции, подающего сигнал на один из управляющих входов 19 выходных коммутаторов 9,Для синхронизации записи информацииодин из входов схем И 14 соединен с ышиной 20 Запись,Дешифратор 6 сигналов управления построен так, что для всех адресных коммутаторов, соответстнунц 1 х тем секци 5 м пам 51- тн, поме 1 а которых меньше, чем код, содержацийся в младшей части 3 адресного регистра 1, формируется управляющий сигнал для передачи адрсса, постунакщего с выхода преобразователя 4 .кода адреса, а для остальных адресных коммутаторов управляющий сигнал для передачи кода ал. реса из старшей части 2 адресного регистра 1.Устройство работает следуощим образом.Адресный регистр 1 принимает с входных шин 10 адрес очередного Обращения, который можно представить в видеА+ а,где а - .содержимое младших разрядов адреса, указывающее на номер секции памяти, соответствующей данному адресу, О," а -1;А - содержимое старших разрядов адреса, указывающее на номер ячейки в выбранной секции памяти.Преобразователь 4 кода адреса формирует величину А+. Величина а, содержащаяся в младшей части 3 регистра,3, расшифровывается дешифратором 6 таким образом, что коммутаторы 5 передают на адресные входы секций памяти, номера которых больше или равны а, величину А, а на адресные входы остальных секций - величину А+1. Обращение производится постоянно ко всем секциям памяти. В результате в секции с номером а выбирается ячейка с адресом А + а в секции с номером п - 1 - ячейка с адресом А+п - 1, в секции с номером 0 - ячейка с адресом А+ и, в секции с номером а - 1 - ячейка с адресом А, + а + ив 1, иначе говоря, одновременно выбирается п последовательных ячеек, начиная с ячейки с адресом А 5+ а. Если в результате данного обраще. ния сменился код на адресных входах секции памяти, в которой находится ячейка памяти А+ а, то нужная информация появится на информационных входах выходного коммутатора 9 через время выборки из секции памяти, поэтому формирователи 8 признаков готовности информации, начиная с момента смены кода адреса на адресных входах секций памяти, формируют сигналы, постуйающие на один из управляющих входов коммутатора 9, задерживающие выдачу информации из секции на время, равное времени выборки из секций, В связи с тем, что для большинства вычислительных процессов характерна большая вероятность обращений по последовательным и близкорасположенным адресам различных видов памяти (буферной, управляющей, оперативной), то больной процент (например, в некоторых типах управлиощей, буферной памяти до 100% ) приходится на такие обращения, когда код на адресных входах выбранной сек. ции не изменяется при приеме обращения и информация выдается из памяти через63666 Форщла изобретения Составитель Г. МамТехред О. ЛуговаяТираж б 75ого комитета Советизобретений и отЖ, Раушскаяеит, г. Ужгород, у Редактор Ю. ЧелгокаиовЗаказ 6957/42ИНИИПИ Гос а т ректор С. Шекмаринское ов СС Мииисрытийаб., д.П рое уд рс веин по делам П 3035, Москва илиал ППП Пат5ная,время значительно меньшее времени выборки иэ секции. Эффективное значение цикла памяти, таким образом, может быть уменьшено в и раз по сравнению с циклом секции памяти.Для того чтобы организовать такой мас. сив опрашиваемых ячеек, когда выбранная ячейка является последней из этого массива, необходимо выполнить преобразователь кода 4 так, чтобы он уменьшал на единицу код со старшей части 2 регистра 1, Дешифратор 6 должен управлять коммутаторами 5 таким образомцтобы они передавали в секцию памяти код с преобразователя кода 4 в том случае, если номер секции больше номера выбранной секции.Если выбранная ячейка должна находить Ф 5 ся в середине массива опрашиваемых ячеек, то необходимы два преобразователя кодов; уменьшающего и увеличивающего на 1 значения кода со старией части регистра 1. Необхолимо также введение в коммутаторах 5 дополнительных информационных входов, соединенных со вторым преобразователем кодов, и дополнительных управляющих входов, соединенных с дополнительными выходами дешифратора 6. Устройство для управления блоками па. мяти, содержащее адресный регистр, выхо дц старших разрядов которого соединены со входами преобразователя кода адреса и вхо. дами алресных коммутаторов, а выхолы младших разрядов подключены к входам дешифратора, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит формирователи признака готовности н выходные коммутаторы, управ. ляюгцие входы которых соединены с соответствующими выходами дешифратора и формирователей признака готовности, вхо. ды которых подключены к выходам алресных коммутаторов.Источники информации, принятые во внимание при экспертизе:1. Авторское свидетельство СССР М 297070, кл. С 11 С 9/ОО, 1971.