Устройство цикловой синхронизации блочных кодов

(55 Н 04 Е. 7/08 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ИЕ ИЗОБРЕТЕНИЯ".-.,";".",",","фСВИДЕТЕЛЬСТВУ АВТОРСКОМ(71) Ленинградский институт авиационногоприборостроения и Всесоюзный научно-исследовательский институт телевидения(56) Авторское свидетельство СССРМ 1688434, кл. Н 04 1. 7/00, 1989,(54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ БЛОЧНЫХ КОДОВ(57) Изобретение относится к промышленности средств связи и может быть использовано при построении устройств цикловойсинхронизации в системах передачи информации, преимущественно в системах передачи цифровой телевизионной информации. Цель изобретения - уменьшение времени 2вхождения в синхронизм, Устройство цикловой синхронизации блочных кодов содержит блок 1 разделения сигналов, дешифратор 2, анализатор 3 кодовых комбинаций (КК), блок 4 определения нарушения чередования инвертируемых КК, элемент ИЛИ-НЕ 5, распределитель 6 циклов, формирователь 7 сдвига фазы, блок 8 управления и блок 9 выбора шага коррекции распределителя. При поступлении ошибок блок 8 управления посредством формирователя 7 изменяет коэффициент деления распределителя с 9 на 10, чем достигается сдвиг цикловой синхронизации на один такт. При этом блок 8 управления посредством блока 9 выбора шага коррекции распределителя устанавливается в состояние, соответствую. щее поступлению й - 1 ошибки. В последующем каждая вторая ошибка производит сдвиг синхронизации на один такт. 5 ил.Изобретение относится к промышленности средств связи, может быть использовано при построении устройств цикловой синхронизации в системах переда ци информации, преимущественно в системах передачи цифровой телевизионной информации, и является усовершенствованием изобретения по авт.св. 1 Ф 168834,Известно устройство цикповой синхронизации блочных кодов, содержащее блок разделения сигналов, дешифратор, анализатор кодовых комбинаций, олок определения нарушения чередования инвертируемых кодовых комбинаций, элемент ИЛИ - НЕ, распределитель циклов, формирователь сдвига фазы и блок управления, причем первый выход блока разделения сигналов соединен с первым входом дешифратора, второй его выход соединен с первыми входами распределителя циклов и формирователя сдвига фазы и вторым входом дешифратора, первый выход которого является выходом устройства, а второй выход соединен с первым входом анализатора кодовых комбинаций, второй вход которого объединен с вторым входом блока определения нарушения чередования инвертируемых кодовых комбинаций, третьим входом дешифратора, первым входом блока управления и подкгпочен к первому выходу распределителя циклов, первый выход анализатора кодовых комбинаций соединен с первым входом блока определения нарушения чередования инвертируемых кодовых комбинаций, выход которого соединен с первым входом элемента ИЛИ/НЕ, второй вход которого соединен с вторым выходом анализатора кодовых комбинаций, а выход соединен с вторым входом блока управления, выход которого соединен с вторым входом формирователя сдвига фазы, третий вход которого соединен с вторым выходом распределителя циклов, а выход соединен с вторым входом распределителя циклов,Недостатком данного устройства является сравнительно большое время вхождения в синхронизм, в частности для телевизионного цифрового сигнала, принятого в МККР, это время составляет 0,1 длительности строки (Тстр). Это объясняется тем, что каждый сдвиг цикловой синхронизации в распределителе циклов, осуществляемый формирователем сдвига фазы. происходит после прихода девяти ошибок в блок управления, поскольку каждая девятая ошибка одновременно со сдвигом фазы распределителя циклов устанавливает блок управления всегда в нулевое начальное состояние, 20 25 30 Целью изобретения является уменьшение времени установления цикловой синхронизации,Указанная цель достигается тем, что в устройство введен блок выбора шага коррекции распределителя, при этом дополнительный выход анализатора кодовыхкомоинаций соединен с первым дополнительным входом блока управления, к двумдругим дополнительным входам которогоподключены соответствующие выходы блока выбора шага коррекции распределителя, к входам которого подключены выход элемента ИЛИ-НЕ и дополнительный выход блока управления,Введение блока выбора шага ксррекции распределителя, связей между ним и другими блоками устройства, а также наличие дополнительного выхода с анализатор.: кодовых комбинаций, дополнительно формирующего информацию о наличии синхрослова, позволило устанавливать цикловую синхронизацию, используя не только статистические характеристики цифрового кода, но и имеющиеся в коде синхросигналы. При этом уменьшение времени установления цикловой синхронизации, времени вхождения в синхронизм, обусловлено тем, что благодаря блоку выбора шага коррекции распределителя изменяется на,;чальное состояние блока управления, с которого начинается накопление ошибок, обусловленных сбоем цикловой синхронизации, и максимальное число сдвигов рас пределителя циклов до восстановленияцикловой синхронизации изменяется с т.(где щ - число разрядов выходного параллельного кода) при первом сбое на 2 при последующих сбоях в пределах между дву мя синхросигналами.На фиг.1 представлена структурнаяэлектрическая схема устройства цикловой синхронизации блочных кодов; на фиг.2 - варианты выполнения дешифратора, анали затора кодовых комбинаций, блока опредепения нарушения чередования инвертируемых кодовых комбинаций, элемента ИЛИ - НЕ; на фиг.З - варианты выполнения распределителя циклов, 50 формирователя сдвига фазы, блока управления и блока выбора шага коррекции распределителя; на фиг.4 и 5 - временные диаграммы, поясняющие работу устройства цикловой синхронизации блочных кодов.55 Устройство цикловой синхронизацииблочных кодов содержит блок 1 разделениясигналов, дешифратор 2, анализатор 3 кодовых комбинаций (КК), блок 4 определения3 нарушения чередования инвертируемых кодовых комбинаций (ИКК), элемент ИЛИ-НЕ5, распределитель 6 циклов, формирователь, работу как по (й + 1)-й ошибке. Таким обра сдвига фазы, блок 8 управления и блок 9 зом первый сдвиг цикловой синхронизации выбора шага коррекции распределителя. после начального состояния происходит поПри этом в состав дешифратора 2 входят . сле приема М ошибок, а последующие - посдвиговой регистр 10, параллельный ре сле приема каждой второй ошибки, гистр 11, программируемый постоянный за- Выделенный анализатором 3 КК сигнал, сопоминающий блок 12 (ППЗБ) и ответствующий приходу синхросигнала, успараллельный регистр 13, а состав анализа- тановит счетчик блока 8 управления в режим тора 3 КК гходят ППЗБ 14 инвертируемых и параллельного приема, а через блок 9 выбозапрещенных кодовых комбинаций (ИКК и 10 ра шага коррекция распределителя устано- ЗКК) и блок 15 памяти, в состав блока 4 вит счетчик 22 блока 8 управления в опр".,еления нарушения чередования ИКК исходное состоянйе, когда все разряды входят 1 К триггер 16, элемент ИСКЛЮЧАЮ- счетчика находятся в "0" (нулевое состоя- . ЩЕЕ ИЛ 4 17, элемент ИСКЛЮЧАЮЩЕЕ ние). Этим обеспечивается помехоэащи- ИЛИ 18, элемент ИЛИ - НЕ 19, в состав рас щенность цикловой синхронизации, В пределителя 6 циклов входят. делитель 20 и дальнейшем цикл работы повторяется.инвертор 21, в состав блока 8 управления Входной сигнал поступает на вход бловходят счетчик 22, элементы ИЛИ - НЕ 23 и ка 1 разделения сигналов, усиливается, нор, элемент ИЛИ-НЕИЛИ 25 и элементы мализуется по амплитуде и поступает на ИЛИ - НЕ 26 и 27, в состав блока 9 выбора 20 вход сдвигового регистра 10 дешифратора шага коррекции распределителя входятэле.Запись информации в сдвигбвой регистр мент ИЛИ - НЕ 28 и инверторы 29 и 30. дешифратора 2 происходит по положительУстройство цикловой синхронизации ному фронту тактовой частоты, По положи- блочных кодов работает следующим обра-тельному фронту частоты, получаемой в зом. 25 распределителе 6 циклов йутем деления деВ исходном состоянии, когда отсутству- лителем 20 тактовой частоты на девять и ют сбои цикловой синхронизации, счетчик передаваемой через инвертор 21, происхо блока 8 управления находится в нулевом дит запись информаций из сдвигового реги- состоянии. При сбое цикловой синхрониза- стра 10 в параллельный регистр 11, откуда ции анализатор 3 КК в параллельном коде и 30. 9-битный параллельный код поступает в В, поступающемс второго выхода дешифра- . ППЗБ 12 дешифратора 2 и ППЗБ 14 аналитора 2, выделяет факт наличия запрещен-затра 3 КК,ППЗБ 12 запрограммирован так, ных комбинаций или с помощью блока 4 что входным словам 9 В ставятся в соответобнаружения чередования ИКК факт нару- ствие выходные слова 8 В, которые передашения чередования инвертируемых кодо ются через параллельный регистр 13 на вых комбинацийи на элементе 5 ИЛИ - НЕ выход устройства. ППЗБ 14 анализатора 3 формирует сигнал ошибки, который посту-КК запрограммирован так, что из всех поступает.в блок 8 управления и блок,9 вь 1 бора пающих на его вход комбинаций выделяет шага коррекции распределителя, Счетчик сигнал, соответствующий комбинации РР, в 22 блока 8 управления считаетдо М ошибок, 40 момент прихода синхрослова цикловой синпри этом вырабатывает сигнал, разрешаю- .хронизации ГЕ 00 . 00 ХУ. Этот сигнал в щий прохождения следующей (й + 1)-й виде положительного импульса свыхода ошибки на вход формирователя 7 сдвига элемента 15 памяти(дополнительныйвыход фазы, Формирователь 7 сдвига фазы выра- блока 3) поступает на элементы ИЛИ-НЕ 26 батывает сигнал, который сдвигает распре и 27 блока 8 управления и с их выходов в делитель 6 циклов на один такт; видеотрицательныхимпулыЬвнавходыупОдновременно после прихода И ошибок равления 31 и 52 счетчика 22.счетчик блока 8 управления переводится в Одновременно отрицательный импульс режим параллельного приема, (й + 1)-я с выхода элемента 27 ИЛИ - НЕ дважды иношибка через блок 9 выбора шага коррек вертируется на элементах НЕ 29 и ИЛИ-НЕ ции распределителя поступает на входы па-28 блока 9 выбора шага коррекции распрераллельного приема счетчика 22 блока 8 делителя и, поступая на вход элемента управления таким образом. что устанавли- ИЛИ-НЕ 23, разрешает прохождение имваетего в состояние, соответствующеепри- пульса частотй свыхода йнвертора 21 расему (й - 1)-й ошибки, а сам счетчик 55 пределителя 6 циклов, поступающего на переводится в режим прямого счета. Следу-.второй вход элемента ИЛИ - НЕ 23. Импульс ющая, т.е. (й+ 2)-я ошибка, переведет счет- с его выхода подается на С-вход счетчика 22 чик блока 8 управления в состояние, блока 8 управления, и поскольку счетчик в соответствующее приему М ошибок, а по(Й даннйй момент находится в режиме парал+ 3)-й ошибке работа устройства повторяет лельного приема, а на его О-входах установлены уровни логического "0", сигнал ошибки с выхода элемента НЕ 30 отсутствует, счетчик 22 сбрасывается в состояние "0" по всем выходам. Это состояние является исходным, При этом счетчик 22 переводится в режим прямого счета, так как на его входах управления установлены потенциал "1" на Я 2 и потенциал "0" на 31, который определяется двойным инвертированием сигнала с выхода 03 счетчика 22 на элементах Н Е 24 и ИЛИ - НЕ 26, ППЗБ 14 анализатора 3 КК, кроме комбинации ЕР, выделяет из поступивших на его вход комбинаций запрещенные комбинации или инвертируемые комбинации 6/3, 3/6,информация о которых записывается в элемент 15 памяти. Появление уровня логической "1" на втором выходе элемента 15 памяти свидетельствует о приеме запрещенной комбинации, которая через элемент ИЛИ-НЕ 5, как сигнал ошибки, поступает на выход. Определение правильности чередования инвертируемых комбинаций 6/3 и 3/6 осуществляется с помощью 1 К-триггера 16 и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 17 и 18. При наличии на входе устройства комбинаций 5/4 или 4/5 на обоих первых выходах элемента 15 памяти О 2 и 03 существуют уровни логической "1" и, таким образом, объединенные по ИЛИ на элементе ИЛИ-НЕ 19 выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 18 и 17 независимо от состояния 1 К-триггера 16 дают также уровень логической "1", Состояние элемента 15 памяти записывается в триггер 16 по фронту импульса распределителя 6 циклов. Допустим, что последней была комбинация 6/3, тогда триггер 16 по выходу 0 будет в состоянии "1". Если следующая пришедшая комбинация будет 3/6, то появление "0" на выходе 0 2 элемента 15 памяти (фиг.4 б) не изменит состояния триггера 16 (фиг,4 г), поскольку он опрашивается тем же импульсом, что и элемент 15 памяти (фиг,4 э), а информация на его вход придет с задержкой. Поэтому, как показано сплошной линией .на временных диаграммах (фиг.4 д), состояние объединенных на элементе 19 выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 18 и 17 не изменится. По окончании комбинации 3/6 оба выхода элемента 15 памяти перейдут в состояние "1", но при этом по положительному фронту следующего импульса распределителя 6 циклов триггер 16 (фиг,2) успеет перейти в состояние "0" (фиг.4 г) и будет сохранять его до прихода комбинации 6/3 фиг,4 б). Таким образом, чередование комбицаций 6/3 и 3/6 сохраняет постоянный "О" на выходе элемента ИЛИ-НЕ 19. Нарушение этого чередования приведет к появлению положительного импульса (фиг.4 д) на выходе элемента ИЛИНЕ 19, который поступает на элемент ИЛИНЕ 5, Если ошибки отсутствуют, то счетчик 22 блока 8 управления находится в исход ном состоянии, поскольку импульсы на Свход не поступают благодаря запрету на элементе ИЛИ-НЕ 23 сигналом с выхода элемента ИЛИ - НЕ 5, прошедшим инверсию нэ элементе 28, При этом блок 8 управления 10 не влияет на работу, делителя 20 распределителя 6 циклов, а сам счетчик 22 блока 8 управления находится в установленном режиме прямого счета, Положительные импульсы ошибок, поступающие с выхода 15 инвертора 30 навход элемента ИЛИ - НЕ 28блока 9 выбора шага коррекции распределителя, разрешают прохождение импульсов от распределителя 6 циклов через элемент ИЛИ-НЕ 23 на С-вход счетчика 22 блока 8 20 управления, После прихода восьмой ошибки счетчик 22 перейдет в ссотояние "1" по выходу О 3, при этом на входах элементов ИЛИ - НЕ 26 и 25 сзадержкой т относительно импульса ошибки (фиг.5 в) установится 25 отрицательный потенциал (фиг 5 г), которыйразрешает прохождение отрицательных импульсов ошибок (фиг.5 в) на выход элемента ИЛИ-НЕ/ИЛИ 25(фиг.5 д, е), Но эти импульсы не влияют на работу счетчика 22 блока 8 ЗО управления и делителя 20 распределителя 6циклов поскольку приходят с запаздыванием относительно импульса делителя 20 (фиг.5 э) и переднего фронта импульса на С-входе счетчика 22 (фиг,5 б).35 Девятая ошибка в виде отрицательногоимпульса (фиг.5 е) поступает на Я-вход триггера (фиг.5 е) формирователя 7 сдвига фазы и устанавливает на его выходе О положительный потенциал по фронту импульса так товой частоты, Этт потенциал поступает наОВ-вход делителя 20 распределителя циклов 6 (фиг.З) и по следующему положительному фронту тактовой частоты дополнительная единица запишется на вы ход 07 делителя 20, поэтому состояние "1"сохранится на выходе 00 делителя 20 не восемь, а девять тактов и коэффициент деления делителя 20 будет равен 10, что ведет к сдвигу цикловой синхронизации на один 50 такт.Одновременно приход девятой ошибкипереводит счетчик 22 блока 8 управления (фиг,З) в режим параллельного приема, так как на входах 31 и 52 устанавливаются уров ни логического "0". Поскольку на входы ОО,01, 02 при этом заведен инверсный сигнал ошибки(логическая "1") с выхода инвертора 30, то по фронту импульса на С-входе счетчика 22 сам счетчик 22 будет установлен в состояние, соответствующее приему семи9 1753614 10 16 ошибок (0111 по выходам 03, 02, 01, 00), одновременно в исходное состояние вернется триггер формирователя 7 сдвига фазы,В дальнейшем каждая вторая ошибка будет осуществлять сдвиг цикловой синхронизации, так как первая ошибка переведет счетчик 22 блока 8 управления в состояние 8 и подготовит устройство цикловой синхронизации к срабатыванию, а работа схемы по второй ошибке идентична описанной работе по девятой ошибке. Установка цикловой синхронизации по второй ошибке обусловлена тем, что информация об ошибке возникает с запаздыванием на один период частоты распределителя б циклов по сравнению с моментом ее записи в элемент 15 памяти анализатора 3 КК. Поэтому даже после правильной установки цикловой синхронизации возможен приход одной ошибки, возникающей непосредственно перед установкой цикловой синхронизации. Эта ошибка может вывести систему из цикловой синхронизации и поиск придется вести снова. При сдвиге синхронизации пришедшая с опозданием ошибка лишь подготовит устройство к сдвигу, нс синхронизация сохранится, если до прихода цифрового синхросигнала не возникнет ошибки в кана ле связи. Пришедший на гасящем строчноминтервале сигнал ЕЕ установит устройство цикловой синхронизации в исходное состояние,10 Формула изобретенияУстройство цикловой синхронизацииблочных кодов по авт.св. М 1688434, о т л ич а ю щ е е с я тем, что, с целью уменьшения времени установления цикловой синхрони зации, введен блок выбора шага коррекциираспределителя, при этом дополнительный выход анализатора кодовых комбинаций соединен с первым дополнительным входом блока управления, к двум другим дополни тельным входам которого подключенй соответствующие выходы блока выбора шага коррекции распределителя, к входам которого подключены соответственно выход элемента ИЛИ-НЕ и дополнительный выход 25 блока управления.1753614 с оооо ЭнА олиати 15ВыхоЭ ректор И". Шулл Составитель В, СмирновТехред М.Моргентал Редактор С. Пекарь Производлтвенно-издательлкий комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Заказ 2776 Тираж / Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж-.35, Раушлкая наб., 4/5