Преобразователь двоично-десятичного кода в двоичный

(46) 30,01.91. А.А.Шостак и Л.О,Шпательство СССРМ 7/12, 1985.тельство СССРМ 7/12, 1983.тельство СССРР 7/52, 1982. ЕАТЕЛЬ ДВОИЧ В ДВОИЧНЫЙ 4) ПРЕОБРАЯТИЧНОГО КО О ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОбРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ .СВИДЕТЕЛЬСТВ(57) Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ для построения преобразователей кодов. Целью изобретения является расширение класса решаемых задач за счет обеспечения обратного преобразования. Поставленная задача достигается тем, что в преобразователь двоично-десятичного кода в двоичный, содержащий 1-разрядные преобразователи 1,1 - 1 (и+ 1 двоично-десятичного кода в двоичный, умножители 2.1 - 2.(п, блок суммирования 4, дополнительно введены коммутаторы 3.1 - Злп, преобразователи выполнены реверсивными, а умножители и коммутаторы - управляемыми, 1 ил,Изобретение относится к вычислительной технике и может быть использовано для построения преобразователей кодов в универсальных и специализированных ЭВМ.Цель изобретения - расширение класса решаемых задач за счет обеспечения возможности обратного преобразования.Нэ чертеже показана структурная схема предлагаемого преобразователя двоичнодесятичного кода в двоичный,Преобразователь содержит 1-разрядные реверсивные преобразователи двоично-десятичного кода в двоичный 11 - 1 п+1, блоки 21-2 п умножения, коммутаторы 31-Зп и блок 4 суммирования, входы 51 - 5+1 преобразуемых групп разрядов, входы 61 - 6 п 1 первой константы устройства, входы 71 - 7 второй константы устройства, вход 8 режима преобразователя, выход 9 преобразователя,Преобразователи 11-1 п+1 предназначены для преобразования из двоично-десятичного кода в двоичный и наоборот значений групп разрядов, поступающих с входов соответственно 51 - 5 пнустройства. Они могут быть реализованы самыми различными способами и средствами в зависимости от разрядности групп, При малой .величине1-разрядности групп преобразователь 1,/ = =1,2,п 1+1) может быть реализован в видеПЗУ. При более высокой разрядности преобразуемых групп преобразователь 11 целесообразно реализовать в виде двух специализированных преобразователей (преобразователя двоично-десятичного кода в двоичный и преобразователя двоичного кода в двоично-десятичный), а также коммутатора, информационные входы которого соединены с выходами специализированных преобразователей, а его выход является выходом преобразователя 11, входы же двух специализированных преобразователей соединены с входом преобразователя 5 ь Значение сигнала выбора режимаработы преобразователя, поступающего свхода 8 на управляющий вход коммутатора,определяет направление преобразования. Разрядность выходных кодов преобразователей 11 - 1+1 должна быть или меньше разрядности входа множителя блоков 21 - 2 п умножения, или равна ей, Например, если разрядность входа множителя блоков 21- 2 умножения равна двум десятичным ивосьми двоичным разрядам, то с помощью преобразователей 11 - 1 п целесообразно пре.образовать две десятичнце цифры и шесть двоичных цифр исходного. операнда,В каждом из блоков 21-2 умножения происходит перемножение значения преобразованной группы разрядов операнда, по 50 5 10 15 204045 ступающего с выхода блока 1 ь на значение соответствующего эквивалента веса этой группы, поступающего с выхода коммутатора Зь При преобразовании в двоичный код блоки 21 - 2 п 1 умножения настраиваются управляющим сигналом с входа 8 устройства на обработку информации в двоичном коде, а при преобразовании в двоична-десятичный код - на обработку информации в двоично-десятичном коде. Блоки 21 - 2 п умножения могут быть реализованы самыми различными методами и средствами,Возможна также реализация блоков 21- 2 п таким образом, что на их выходах произведения формируются в многорядном коде, в частности в двухрядном,Коммутаторы 3 - Зп предназначены для передачи на входы множимого блоков 21-2 значений либо двоично-десятичных констант (с входов 61 - бп устройства), либо двоичных констант (с входов 71 - 7 п устройства),Блок 4 предназначен для двоичного и десятичного суммирования всех значений произведений, получаемых в блоках 21 - 2 гп умножения, а также значения самой младшей преобразованной группы разрядов с выхода преобразователя 1 п+.Он может быть реализован самыми различными методами и средствами, например, в виде дерева двухвходовых многоразрядных универсальных сумматоров с распространением переноса. Управляющий сигнал с входа 8 настраивает блок суммирования на обработку информации в двоичном или двоично-десятичном коде,Следует особо отметить, что блоки 21 - 2 п умножения и блок 4 суммирования, функционирующие в двоичной и десятичной системах счисления, могут быть составной частью центрального процессора ЭВМ и поэтому не требуют дополнительной аппаратуры для своей реализации в преобразователе.В основу работы предлагаемого преобразователя положен следующий принцип. При преобразовании, например, двоично-десятичного кода в двоичный, исходный операнд может быть представлен в виде Р 110 +Р 2 10 ) + Р10++ Рп 10 + Рв+1,где Р 1,Р 2Рв, Рв+1 - значения групп по к десятичных разрядов в каждой.Если преобразователь Р 1,Р 2,.,Рп, Рп+1 в двоичный код, а значение весов групп 10",1010,10 представитьтакже в двоичном коде, то после выполнения всех арифметических действий данного выражения образуется двоичное значение исходно1624698 Зп - на передачу информации с входов 61- 6 п первой константы устройства, блок 21 - 2 п умножения и блок 4 суммирования - на функционирование в десятичной системе счисления. Формула изобретения Преобразователь двоично-десятичного кода в двоичный, содержащий гл блоков умножения (гп = )и/Ц - 1), где и - количество десятичных цифр операнда, К - количество десятичных цифр, обрабатываемых на одном блоке умножения (1 = 2,3,.,п/2), (в+1) 1-разрядных реверсивных преобразователей двоична-десятичного кода в двоичный и блок суммирования, выход которого является выходом преобразователя, )-ная ) = 1 -- (в+1) (К-разрядная груп па входов п реобразователя соединена с группой входов )-го К-разрядного реверсивного преобразователя двоична-десятичного кода в двоичный, выход которого, кроме (гл+1)-го, соединен с входом множителя блока умножения, выход которого соединен с входом)-го слагаемого блока суммирования, выход (п+1)-го -разрядного реверсивного преобразователя 10 15 20 25 двоична-десятичного кода в двоичный соединен с входом (пз+1)-го слагаемого блока суммиоования, о тл и ч а ю щ и й с я тем,ратного преобразования, в него дополнительно введены щ коммутаторов, причем)-й вход первой константы преобразователя соединен с первым информационным входом 35)-го коммутатора, второй информационный вход которого соединен с )-м входом второй константы преобразователя, вход множимого )-го блока умнокения соединен с выходом )-го коммутатора, управляющий вход которого соединен с входом режима преобразователя и управляющими входами блоков умножения, блока суммирования и К-разрядных реверсивных преобразовате 40 45 лей двоично-десятичного кода в двоичный. Составитель М. АршавскийТехред М,Моргентал Корректор Т. Палий Редактор В, Ковтун Заказ 203 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 го двоично-десятичного операнда. Аналогично двоичный операнд может быть представлен в виде суммы произведений двоична-десятичных эквивалентов групп разрядов и двоично-десятичных эквивалентов их весов.Преобразование в предлагаемом устройстве происходит за один такт, При преобразовании двоично-десятичного кода в двоичный управляющий сигнал настраивает преобразователи 11 - 1 п+1 на преобразование значений соответствующих групп десятичных разрядов в двоичный код преобразователь 1+1 преобразует младшую группу разрядов, а преобразователь 11 - самую старшую), коммутаторы 31-Зп - на передачу информации с входов 71 - 7 п второй константы преобразователя, блоки 21 - 2 п умножения и блок 4 суммирования - на функционирование в двоичной системе счисления. Поступающие с входов 51 - 5+1 преобразователя соответствующие группы разрядов исходного операнда преобразуются в двоичный код в преобразователях 11-1 п+1 соответственно. В блоке 2; умножения происходит перемнокение значения преобразованной группы разрядов операнда, поступающего с выхода соответствующего преобразователя 1 на значение соответствующего двоичного эквивалента веса этой группы, поступающего с выхода коммутатора 3;, С выходов блоков 21-2 п умножения и выхода преобразователя 1+1 информация поступает на входы блока 4, в котором происходит ее двоичное суммирование. Через некоторое время, определяемое временем переходного процесса, на выходе 9 устройства образуется окончательный результат преобразования. Аналогично выполняется преобразование двоичного кода в двоично-десятичный, Управляющий сигнал с входа 8 выбора режима в этом случае настраивают преобразователи 11 - 1+1 на преобразование значений соответствующих групп двоичных разрядов в двоично-десятичный код, коммутаторы 31 -30 что, с целью расширения класса решаемых задач за счет обеспечения возможности об