Накапливающий сумматор избыточного кода

(19) (11 5,)5 С 06 Р 7/4 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСИОМУ СВИДЕТЕЛЬСТВУ Мережкин ельс"во СССР 7/49, 1987, ство СССР -24, .88. ОР ИЗБЫТ 01 КИ; С(57) Изобтельной тданных идля поочеразрядных ислиится к выч ике перед пользован рования и ел в паке етение отнохнике и техожет быть иедного сумми ч ого м оичных ч зовано для поочеслагаемых в пакеЦель изобретеобласти примененвания двоичных чи-ко е. едного суммирном й -коде.ния - расширения за счет суммисел в пакетно ания е н го а леперо 7 то(46) 30.10,90. Бюл. У (72) А.В. Ткаченко и (53) 681.325.5(088.8) (56) Авторское свидет Р 1532916, кл. С 06 РАвторское свидетел по заявке Р 4419431/2 кл. С 06 Р 7/49, 03,0 Изобретение относится к вычислительной технике и может быть исполь На Фиг, 1 представлена схема капливающего сумматора избыточн кода (для и = 7); на Ьиг, 2 - с одноразрядного сумматора.Сумматор (Фиг. 1) содержит э мент НБ 1, первый элемент И 2, вый элемент ИЛИ 3, второй элеме И 4, с первого по и-й одноразря сумматоры 5,-57, вход б слагаем одноразрядного сумматора 5, вхо слагаемого сумматора, первый и й-коде. Цель изобретения - расширение области применения за чет суммирования двоичных чисел, представленных в пакетном Т-коде, Сумматорсодержит и одноразрядных сумматоров(где и - разрядность кода), элементНЕ, элементы И и элементы ИЛИ, триггеры, вход слагаемого, вход установки, выход суммы, в каждом одноразряд"ном сумматоре содержится триггер,элемент запрета, элементы ИЛИ, элементы И с соответствующими связями.Время сложения в пакетном -кодесоставляет один такт, Это позволяетзначительно уменьшить время выполнения арифметических операций в вычислительных устройствах. 1 з,п,ф-лы,2 ил,рой управляющие входы 8-9 одноразрядного сумматора 5, второй выход10 переноса одноразрядного сумматора 5, третий, четвертый и пятый управляющие входы 11-13 одноразрядного сумматора 5, первый вход 14 установки одноразрядного сумматора 5,прямой вьг од 15 суммы одноразрядного сумматора 5, выход 16 суммы сумлатора, шестой управляющий вход 17одноразрядного сумматора 5, первыйвыход 18 одноразрядного сумматора 5,управляющий выход 19 одноразрядногосумматора 5, инверсный выход 20 суметьодноразрядного сумматора 5, второйэлемент ИЛИ 21, вход 22 установкисумматора, первый и второй триггеры23 и 24,-я+ (2)а = О, при я+2)А -а 17%)к аз+1 деленных в общем случае не менее, чем тремя нулями.Значение у (и+3) составляет мощность и-разрядного пакетного 1 -кода.20= ( (в) + (17 ( в+ 1.) + (7 ( в+2) 30 На основании алгоритма сложения (4) и приведенного правила сложения, каждый одноразрядный сумматор я-го разряда на выходе сигнала управления Формирует сигнал управления, поступающий в (в)-й и (в+1)-й одноразряд 40 ные сумматоры, как функцию логического умножения значащих цифр первого и второго слагаемых в в-м разряде А и В , т.е.(5)1На выходе первого сигнала переноса одноразрядный сумматор формирует сигнал переноса, поступающий в (в+2)-й одноразрядный сумматор, как функцию логического умножения сигнала управления из этого же я-го разряда и сигнала управления из (я)-го разряда, т.е.(р(2) + р(1) + (Р(2) + у(1) = 3) + ф 2) + С(1) Одноразрядный сумматор 5 (фиг.2) содержит первый элемент ИЛИ 25, элемент 26 запрета, второй элемент ИЛИ 27, первый элемент И 28, .третий элемент ИЛИ 29, триггер 30, второй и третий элементы И 31 и 32, второй вход 33 установки одноразрядного сумматора 5,О, при.в с О1, при я = 0,1 (3) 1 в) +(я), при в 1 Из представления (2) следует, что пакетная форма изображения чисел характеризуется наличием пакетов из двух следующих подряд единиц, разСледовательно, правило суммирования для пакетного й -кода имеет вид:ОООО 1100 1100 0110 0110 0110 1100 0110 1100 + 0000 0110 1101 0111 0111 0110 Любое натуральное число А можнопредставить многочленом: Из выражений (2) и (3) вытекает способ сложения пакетного 1 -кода 4 Э т.е. 1(6)На выходе второго сигнала переноса одноразрядный сумматор Формирует сигнал переноса, поступающий в (я+3)-й одноразрядный сумматор, как переключательную функцию(А 5 Ч Вя+) 0 +, (7) где А- значение первого слагаемого я-го разряда; В - значение второго слагаемого (я+2)-го разряда; Оя - сигнал управления изНа выходе суммы одноразрядный сумматор Формирует сигнал суммы в я-м разряде, как переключательную функцию1Бэ (В 55-г 6 з) Р . (8) Алгоритм суммирования значащих цифр в двух младших разрядах пакетного 1,-кода следующий:16033Следовательно, правило суммирования для двух младших разрядов пакетного с -кода имеет вид:00 10 11 10 ОО 110 110 1 ОО +11 +1 О +00 +00 +1 О +100 +110 +110 11 11 11 10 10 011 111 011Сущность изобретения состоит в ре ализации формул (4)-(9) для суммирования чисел, представленных в пакетном с -коде.Одноразрядные сумматоры 5 я предназначены для выработки сигнала суммы 15 на выходе 15 при поочередном поступлении на его вход 6 значащих цифр двух слагаемых, а на входы 8 и 9 первого и второго сигналов переноса из (я)-го и (я)-го разрядов соответственно., выработки первого и второго сигналов переноса на выходах 18 и 10 в (я+2)-й и (я+3 -й разряды соответственно выработки си 1 кала управления на выходе 19 в (я; -й25 ч (я+1)-й разряды, хранения полученного значения суммы и установки в нуль.Элемент ИЛИ 21 и триггеры 23 и30 24 с соответствующими связями предна-значены для реализации алгоритма сложения пакетного С, -кода (4) в стараих разрядах.35Элемент НЕ 1, элементы И 2 и 4 и элемент ИЛИ 3 с соответствующими связями предназначены для реализации алгоритма сложения пакетного-ко( да (9) в двух младших разрядах. 40Накапливающий сумматор (фиг,1) работает следующим образом.После подачи на установочный вход 22 единичного сигнала сумматор устанавливается в исходное состояние. 45Коды первого и второго слагаемых подаются на вход 7 сумматора поочередно, в ниде семиразрядных двоичных чисел в пакетном С -коде в течениелвремени ь , равного времени срабаты вания четйрех последовательно соедиРненных элементов 4Предположим, необходимо сложить пакетные коды чисел "2" и "11",представленные следующим образом: 55 Разряд Р 1 2 3 4 5 6 7Вес разряда 1 1 2 2 3 4 5Число "2" 1 1 0 0 0 0 ОЧисло "11" 1 1 О О О 1 1 70 6Пакетный код первого слагаемого числа "2" подается на вход 7 сумматора, единичные сигналы с первого и второго разрядов слагаемых, проходя по цепочке вход б, элемент ИЛИ 25, элемент 26 запрета, триггер 30, выход 15 одноразрядных сумматоров 5 и 5 у, устанавливаются на соответствующих выходах разрядов выхода 16 сумматора, т.е, происходит обычная запись кода числа "2".Затем на вход 7 сумматора подается пакетный код второго слагаемого - числа "11". Единичный сигнал с второго разряда, проходя через вход 6, поступает на первый вход элемента И 31 одноразрядного сумматора 5, вызывая его срабатывание. Единичный сигнал с выхода элемента И 31 проходит через выход 19 одноразрядного сумматора 5 по цепочке: вход 6;элемент ИЛИ 25; элемент 26 запрета; триггер О; выход 15 одноразрядного сумматора 5 я и устанавливается на соответствующем выходе разряда выхода 16 сумматораОдновременно единичные сигналы с шестого и седьмого разрядов второго слагаемого, проходя по цепочке вход б, элемент ИЛИ 25. элемент 26 запрета, триггер 30, выход 15 одноразрядных сумматоров 56 и 5 у устанавливаются на соответствующих выходах разрядов выхода 16 сумматора. Код результата сложения принимает вид 111001100 = 13. Сложение закончено.Предположим, необходимо сложить пакетные кодь чисел "8" и "6", представленные следующим образом:Разряд Р 1 2 3 4 5 б 7Вес разряда 1 1 2 2 3 4 5Число "6" 1 О 0 1 1 О ОЧисло "8" 1 0 0 0 1 1 0 Сумматор приводится в исходноесостояние,Первое слагаемое (пакетный кодчисла "б") подается на вход 7 сумматора, единичные сигналы с первого,четвертого и пятого разрядов слагаемого, проходя по цепочке вход 6,элемент ИЛИ 25, элемент 26 запрета,триггер 30, выход 15 одноразрядныхсумматоров 5, 5 и 5, устанавливаются на соответствующих выходах разрядов выхода 16 сумматора. Затеи навход 7 сумматора подается пакетныйкод числа "8". Единичный сигнал из первого разряда поступает через вход б на первый вход элемента И 31 .одноразрядного сумматора 5 и вызывает его срабатывание. Единичный сигнал с выхода элемента И 31 проходит через выход 19 одноразрядного сумматора 5, поступает на одноразрядный сумматор 5 и, проходя по цепочке вход 6, эле мент ИЛИ 25, элемент 26 запрета, триггер 30, выход 15, устанавливается на соответствующем выходе разряда выхода 16 сумматора. Одновременно единичный сигнал из шестого разряда, проходя 15 по цепочке вход 6, элемент ИЛИ 25, элемент 26 запрета, триггер 30, выход 15 одноразрядного сумматора 5, устанавливается на соответствующем выходе разряда выхода 16 сумматора, единичный сигнал из шестого разряда, проходя по цепочке вход 12, элемент ИЛИ 27, первый вход элемента И 28 одноразрядного сумматора 5, подготавливает его к срабатыванию, 25Одновременно единичный сигнал из пятого разряда проходит через вход 6, элемент И 31, устанавливается на выходе 19. одноразрядного сумматора 5 и далее поступает через вход 13 30 на второй вход элемента И 28 одноразрядного сумматора 5, вызывает его срабатывание, единичный сигнал с выхода элемента И 28 проходит через элемент ИЛИ 29 на вход установки н нуль триггера 30 и управляющий вход элемента 26 запрета, при этом триггер 30 устанавливается в нулевое состояние, стирая значения предыдущего слагаемого в четвертом разряде. Еди ничный сигнал с выхода элемента И 28 одноразрядного сумматора 5 является вторым сигналом переноса и, поступая через выход 10 на цепочку-вход 9, элемент ИЛИ 25, элемент 26 запрета, 45 триггер 30, выход 15 одноразрядного сумматора 5;, устанавливается на соответствующем выходе разряда выхода 16 сумматора, Код суммы принимает вид: 110011100=14. Сложение закончено.50 Предположим, необходимо сложитьН 11 11 д 1пакетные коды чисел 11 и .10представленные в пакетной форме следующим образом:55 Разряд У 1 2 3 4 Ь 6 7Вес разряда 1 1 2 2 3 4 5Число "11" 1 1 0 0 0 1 1Число "1 О" 1 О О О О 1 1 Подачей единичного сигнала на вход 22 сумматор обнуляется, т,е, приводится н исходное состояние.Первое слагаемое пакетный код числа "11") подается на вход 7 сумматора. Единичные сигналы из нервого, второго, шестого и седьмого разрядов, проходя по цепочке вход 6, элемент ИЛИ 25, элемент 26 запрета, триггер 30, выход 15 одноразрядных сумматоров 5, 5, 5 и 5, соответственно, устанавливается на соответствующих выходах разрядов выхода 16 сумматора, единичные сигналы с прямых выходов триггеров 30 устанавливаются на вторых входах элементов И 31 одноразрядных сумматоров 5, 5 6 и 5, подготавливая их к срабатыванию, кроме того, единичный сигнал устанавливается на одном входе элемента:И 2 с выхода 15 одноразрядного сумматора 5. Затем на вход 7 сумматора подается пакетный код числа "10". Нулевой сигнал с второго разряда, проходя через элемент НЕ 1, инвертируется и единичный сигнал с выхода элемента НЕ 1 поступает на другой вход элемента И 2, подготавливая его к срабатыванию. Единичный сигнал из первого разряда, проходя по цепочке вход 6, элемент И 3" выход 19 одноразрядного сумматора 5, поступает на вход элемента И 2, вызывая его срабатывание, Единичный сигнал с выхода элемента И 2, проходя через элемент ИЛИ 3, поступает на вход 33 и вход 8 одноразрядных сумматоров 5 и 5 соответственно. Единичный сигнал с входа 33 одноразрядного сумматора 5 поступает через элемент ИЛИ 29 на вход установки в нул:ь триггера 30, триггер 30 устанавливается в нулевое состояние и нулевой сигнал через выход 15 одноразрядного сумматора 5 устанавливается на состнетствующем выходе разряда выхода 16 сумматора.Единичный сигнал с входа 8 одноразрядного сумматора 5, прохсдя по цепочке элемент ИЛИ 25, элемент 26 запрета, триггер 30, выход 15 одноразрядного сумматора 5, устанавливается на соответствующем выходе разряда выхода 16 сумматора. Одновременно единичные сигналы из шестого .и седьмого разрядов, проходя по цепочке нх .д 6, выход элемента И 3 1 одноразрядных сумматорон 5и 5, вызы 1603370 10вают их срабатывание. Единичный сигнал с выхода элемента И 31 одноразрядного сумматора 57 поступает на вход элемента И 32 этого же сумматора, подготавливая его к срабатыванию. Единичный сигнал, проходя по цепочке выход элемента И 31, выход 19 одноразрядного сумматора 56, вход 17, первый вход элемента И 32 одноразрядного сумматора 57, вызывает его срабатывание.Единичный сигнал, проходя по цепочке выход элемента И 32, выход 18 одноразрядного сумматора 57, триггер 24,15 устанавливается на соответствующем выходе разряда выхода 16 сумматора, Кад суммы принимает вид 01100 1101=21, Сложение закончено.20Формула изобретения 1. Накапливающий сую,атор избыточного кода, содержащий с первого по и-й (и-разрядность кода) одноразрядные сумматоры, причем входы разрядоввхода слагаемого сумматора соединены с входами слагаемого соответствующих одноразрядных сумматоров, прямые выходы суммы которых являются выходами 30 соответствующих разрядов выхода сум-. мы сумматора, вход установки которого соединен с первыми входами установки одноразрядных сумматоров с первого по п-й, первый выход переноса 1-го ( = 3 и) одноразрядного сумматора соединены с первым управляющим входом (.+2)-го одноразрядного сумматора, второй выход переноса 1-го (1 = 1 п-З) одноразрядного суммато ра соединен с вторым управляющим входом (1+3)-го одноразрядного сумматора, о т л и ч а ю щ и й с я тем, что, с целью расширения области применения за счет суммирования двоичных 45 чисел в пакетном 1-коде, он содержит элемент НЕ. первый и второй элементы И, первый и второй элементы ИЛИ, первый и второй триГгеры, причем вход а-го разряда (а1 п) входа) слагаемого сумматора соединен с третьим управляющим входом а-го одноразрядного сумматора, вход к-го разряда Й = Зп) входа слагаемого сумматора соединен с четвертым управляющим входам Ь)-го одноразрядного сумматора, управляющий выход М -го . одноразрядного сумматора (0 = 2 и) соединен с пятым управляющим входом (0 -1)-го одноразрядного сумматора и с нестым управляющим входом( Ы +1)-го одноразрядного сумматора,первый выход переноса (и)-го одноразрядного сумматора соединен спервым входом второго элемента ИЛИ,второй выход переноса (п)-го одйо"разрядного сумматора соединен с вторым входом второго элемента ИЛИ, выход которого соединен с входом установки в "1" первого триггера, первыйвыход переноса п-го одноразрядногосумматора соединен с входом установки в "1" второго триггера, вход установки сумматора соединен с входамиустановки в "0" первого и второготриггеров, выходы которых являютсявыходами (п+1)-го и (и+2)-го разрядов выхода суммы сумматора соответственно, вход второго разряда входаслагаемого сумматора соединен с первым входом второго элемента И и через элемент НЕ с первым входом первого элемента И, управляющий выход первого одноразрядного сумматора соедин н с вторыми входами первого и второго элементов И и с первым управляющим входом второго одноразрядногосумматора, прямой выход суммы второго одноразрядного сумматора соединенс третьим входом первого элемента И,выход которого соединен с первым входом первого элемента ИЛИ, инверсныйвыход суммы второго одноразрядногосумматора соединен с третьим входомвторого элемента И, выход которогосоединен с вторым входом первого элемента ИЛИ, выход которого соединенс вторым входом установки первогоодноразрядного сумматора и с первымуправляющим входом третьего одноразрядного сумматора, управляющий выходвторого одноразрядного сумматора соединен с вторым управляющим входомтретьего одноразрядного сумматора,2. Сумматор по п, 1, о т л и ч аю щ и й с я тем, что одноразрядный . сумматор содержит с первого по третий элементы ИЛИ, элемент запрета, с первого по третий элементы И и триггер, причем вход слагаемого одноразрядного сумматора соединен с первым входом первого элемента И и с первым входом первого элемента ИЛИ, второй и третий входы которого соединены соответственно с первым и вторым управляющими входами одно1603370 1 Ь 1 разрядного сумматора, третий н четвертый управляющие входы которого со"единены соответственно с первым ивторым входами второго элемента ИЛИ,выход которого соединен с первымвходом второго элемента И, выходкоторого соединен с первым входомтретьего элемента ИЛИ и является вторым выходом переноса одноразрядногосумматора, пятый управляющий входи первый вход установки которого соединены соответственно с вторыми входами второго элемента И и третьегоэлемента ИЛИ, выход которого соединен 15с входом установки в "0 триггера ис управлякпцим входом элемента запрета,информационный вход и выход которогосоединены соответственно с выходом первого элемента ИЛИ и с входом установки в "1" триггера, прямой выходкоторого является выходом суммы одноразрядного сумматора и соединен с вторым входом первого элемента И, выходкоторого соединен с первым входомтретьего элемента И и является управляющим выходом одноразрядного сумматора, шестой управляющий вход н первый выход переноса которого соединенысоответственно с вторым входом и свыходом третьего элемента И, инверсный выход суммы и второй вход установки одноразрядного сумматора соединенысоответственно с инверсным выходомтриггера и с третьим входом третьегоэлемента ИЛИ.1603370 Составитель А. КлюевТехред Л.Сердюкова Корректор С. шевкун Редактор М, Келемеш Заказ 3385 Тираж 563 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101