Устройство декодирования для коррекции одиночных модульных ошибок с одноразрядным выходом

(51)4 С 11 С ПИСАНИЕ ИЗОБРЕТЕН д ВТОРСКОМУ СВИДЕТЕЛЬСТВУ ние надежности устройства эа счет уменьшения аппаратных затрат на его реализацию. Устройство содержит блок вычисления синдрома 1, блок сравнения 4, блок 6 элементов И, блок 8 сумматоров по модулю два, блок перестановки разрядов 9, первый мультиплексор 11 и второй мультиплексор 13, На вход 3 поступают шестнадцать информационных разрядов, а на вход 2 - восемь проверочных. На первый адресный вход 12 подается адрес модуля, а на второй адресный вход 14 поступает адрес разряда в этом модуле, Информация иэ устройства выдается через одноразрядный информационный выход 15. Для коррекции информации, независимо от числа модулей, требуется всего по одному блоку. перестановки, сравнения, блоку элементов И и блоку сумматоров по модулю два, что существенно уменьшает аппаратные затраты. 3 ил.(71) Ми тиескии ский радиотех фиг.3 - провероч зуемого корректиУстройство с ления синдрома, является входом 2 устройства, а информационных р блок 4 сравнения го соединен с пе 1, блок 6 элемен уктуроторых п лоха.1 в ходы - к юче(53) 681.327.6. (088.8) (56) Проблемы передачи информации, 1984, В 1, с, 19.Конопелько В.К., Лосев В,В, Надежное хранение информации в полупроводниковых запоминающих устройствах. М.: Радио и связь, 1986, с. 175, рис. 5.20.(54) УСТРОЙСТВО, ДЕКОДИРОВАНИЯ ДЛЯ КОРРЕКЦИИ ОДИНОЧНЫХ МОДУЛЬНЫХ ОШИБОК С ОДНОРАЗРЯДНЫМ ВЫХОДОМ ,(57) Изобретение относится к вычислительной технике и может быть использовано для повышения надежности полупроводниковых запоминающих устройств с одноразрядной организацией. Целью изобретения является повышеИзобретение относится к вычислительной технике и может быть исполь зовано для повышения надежности п проводниковых запоминающих устрой с одноразрядной организацией.Цель изобретения - повышение н дежности устройства за счет умень шения аппаратных затрат на его р лизацию. На фиг,1 представлена с ая схема устройства; на ф а блока перестановки разр ная матрица испольрующего кода.держит блок 1 вычиспервый вход которого контрольных разрядов второй вход - входом азрядов 3 устройства,первый вход которорвым выходом 5 блока тов И, первые входы ны к второму вьиоду 7 ия синдрома, а вторые блока 4, блок 8 сум50 Сг Я 3+ЯЧ+а 11+а к+а 19 У Я 4+Я 8+Я 1 г +Я 16+.а о я С 4 щ Сь маторов по модулю два, первые входы которых подключены к выходу элементов И, блок 9 перестановки разрядов, информационный вход которого соеди 5 нен с выходом 7 блока 1, а выход 10- с вторым входом блока 4, первый мультиплексор 11, информационный вход которого соединен с входом 3 устройства, его адресный вход объединен с адресным входом блока перестановок разрядов 9 и является первым адресным входом 12 устройства, а выход подключен к вторым входам сумматоров 8 и второй мультиплексор 13, информационные входы которого. подключены , к выходам сумматоров 8, адресный вход является вторым адресным входом 14 устройства, а выход " выходом 15устройства. 20В примере конкретной реализации использован корректирующий код (24, 16), проверочная матрица которого дана на фиг. 1.Устройство работает следующим . образом.Информация хранится в блоке памяти (на чертеже не показан) и считывается в виде слова с 24 разрядами. 16 информационных разрядов а; -а посту пает на вход 3, а 8 проверочйых разрядов а, -а подаются на вход 2.иПричем блок памяти имеет модульную структуру и хранит информацию в модулях Разрядностью Ь (для Ряссмятривяемого кода Ь = 4) . Кроме того, при считывании информации на первый адресный вход 12 подается адрес модуля, а на второй адресный вход 14поступает адрес разряда в этом моду ле. Это позволяет адресовать памятьс дискретностью до одного бита информации (адрес 24 -. разрядных слов подается непосредственно в блок паМЯТИ)45Блок вычисления синдрома 1 в соответствии с проверочной матрицей(Фиг.3) формирует следующие конт" рольные соотношения: С 9 = а+аг+аз+а 4+а 8+а 11+а 14+Яг, ,Я 1 +а +а ь+а +Я 1 г+а 1 +а г 8 я Ст - а,+а+аз+а,р +а, +а 1 Ь +а 73 я С 8 = ая+а,+а 9+а 1.+Я 14+а 1+а 1 Ь+аг 4При этом контрольные сигналы С,-С, поступают на выход 7, а С-С на вьг ход 5 блока 1. Для исправления ошибки, которая может возникнуть в одном иэ модулей, необх)рдимо для модуля разряд которого должен быть выведен на выход 15, вычислить частный синдром Б =8 А и сравнить его с Ы гдегя я, - с, с,с,с,Д, я, = с,с,с,с,1,тгде А . - транспонированная нижняяподматрица размерности Ь,х=1,2,3 и 4.Это умножение матриц осуществляется в блоке 9 перестановок разрядов 9, на выходе 10 которого появляется четырехразрядный код 8 (см. Фиг.2) . Значение х соответствует адресному коду на адресном входе 12. При этом значение частных синдромов для различных х следующее.я, = с,+с,+с,+с,) с,с,с 1)я 4 1 с 1 сс(с,+с+с 3 с)1 В сумматоре 16 по модулю два формируется сумма контрольных сигналов, а мультиплексоры 17 формируют конкретно значение 8, для 1, задаваемого адресом на вход 12.В блоке 4 происходит сравнение 8и ,8 . Если они равны то ин 2я формационные разряды считаны правильно и выходной сигнал блока 4 эапреща" ет проход С "С 4 через блок 6 элементов И. В результате информационные разряды выбранного модуля через первый мультиплексор 11 и блок 3 сумматоров без изменения проходят на информационные входы втррого мультиплексора 13. В соответствии садресом на входе 14 мультинлексор пропускает на выход 15 требуемый информационный разряд.Если Б и 8 не равны, то на выходе блока 4 сравнения появляется разрешающий сигнал, который откры" вает элементы И 6 и пропускает через них 8, на вход сумматоров 8. К результате сложения по модулю два и информационных разрядов считанного модуля и контрольных сигналов С 1-Сформируется исправленное значение разрядов модуля, из которых мультиплексор 13 пропускает адресуемый разряд еТаким образом, для коррекции информации независимо от числа модулей требуется всего по одному блоку перестановки, сравнения, блоку элементов И и блоку сумматоров по модулю два, что существенно уменьшает аппаратные затраты. Формула из обретенияУстройство декодирования для коррекции одиночных модульных ошибок с одноразрядным выходом, содержащее блок вычисления синдрома, первый вход которого является входом контрольных разрядов устройства, второй вход блока вычисления синдрома является входом информационных разрядов устройства, блок сравнения, первый вход которого соединен с первым выходом блока вычисления синдрома, блок элементов И, первые входы которых подключены к второму выходу блока вычисления синдрома, а вторые входы - к выходу блока сравнения, блок сумматоров по модулю два, первые входы 5которых подключены к выходам элементов И, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит блок перестановок разрядов, информационный 1 О вход которого соединен с вторым выходом блока вычисления синдрома, а выход - с вторым входом блока сравнения, первый мультиплексор, информационньп вход которого соединен с вхо дом информационных разрядов устройства, адресный вход первого мультиплексора объединен с адресным вхо дом блока перестановки разрядов и является первым адресным входом уст ройства, а выход первого мультиплексора подключен к вторым входам сумматоров по модулю два, второй мультиплексор, информационные входы которого подключены к выходам сумматоров 25 по модулю два, адресный вход является вторым адресным входом устройства, а выход - выходом устройства.1501174 1 а фЦГ Составитель Г.Аникееведактор И.Недолуженко Техред М.Ходанич . Корректор Н.Борисов1 1 каз 4879/51 Тираж 558 ПодписноеНИИПИ Государственного комитета по изобретениям и открытиям 113035, Иосква, Ж, Раущская наб., д. 4/5 ГКНТ СССР роизводственно-издательский комбинат "Патри г. Ужгород, ул. Гагарина, 10 111111 11 1 11110 А Ау 4 зАОХ