Постоянное запоминающее устройство с двумя элементами памяти на разряд

38532 Союз Советсиик Сациалистическиз Республик( 1647296/18-24) нием з вкис присоедиПриорите Коыитет по аелам изобретений и открытий,66(088 ри Совете Министров СССР. М. Иванов, М, Г. Иванова нк Заявител ТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВ ВУМЯ ЭЛЕМЕНТАМИ ПАМЯТИ НА РАЗРЯД П Изобретение относится к цифровой вычислительной технике и может быть использовано в запоминающих устройствах цифровых вычислительных машин.Постоянные запоминающие устройства с использованием двух запоминающих элементов на разряд известны. В этих устройствах запись разрядного кода осуществляется соединением определенным образом адресной шины с каждой из т-разрядных шин. Если, например, нужно записать код 1101, то в запоминающий элемент каждого разряда записывается 1 при О, т. е. для записи этого кода производится четыре операции,В окно запоминающего сердечника, например, трансформаторного постоянного запоминающего устройства при т-разрядной записи известным способом прямой и обратной прошивки необходимо ввести столько кодовых проводов, сколько выходов имеет дешифратор выбора кодовых проводов. При увеличении информационной емкости и уменьшении габаритов постоянного запоминающего устройства требуется увеличение плотности записи информации, сокращение числа операций и времени записи и перезаписи информации.Недостатки известных постоянных запоминающих устройств следующие; низкая плотность записи информации; большое число операций при записи и перезаписи информации; большая затрата времени для записи и перезаписи информации.Целью изобретения является увеличениеплотности записи информации.Цель изобретения достигается применениемцепей сквозной записи 1 и О, состоящих из схем ИЛИ и схем запрета, причем элемент памяти разряда для записи 1 подключен к схеме запрета цепи сквозной записи О, схеме 10 ИЛИ цепи сквозной записи 1 и схемеИЛИ триггера данного разряда регистра числа. Элемент памяти разряда для записи О подключен к схеме запрета цепи сквозной записи 1, схеме ИЛИ цепи сквозной за писи О и схеме ИЛИ установа в О триггера данного разряда регистра числа, схема запрета разряда цепи сквозной записи 1 подключена к схеме ИЛИ предыдущего разряда цепи сквозной записи 1, схеме ИЛИ 20 установа в 1 триггера данного разряда регистра числа и схеме ИЛИ данного разряда цепи сквозной записи 1, который подключен к схеме запрета последующего разряда цепи сквозной записи 1. Схема запрета разряда 25 цепи сквозной записи О подключена к схемеИЛИ предыдущего разряда цепи сквозной записи О, схеме ИЛИ установа в О триггера данного разряда регистра числа и схеме ИЛИ данного разряда цепи сквозной запи си О, который подключен к схеме запрета50 55 60 65 3последующего разряда цепи сквозной записиО.На чертеже изображена схема постоянногозапоминающего устройства, в котором записаны трехразрядные коды,В постоянном запоминающем устройстве регистр адреса 1 подключен к дешифратору адреса 2. Адресная шина 3 подключена к элементам памяти 4, 5 и 6, адресная шина 7 - к элементам памяти 8 и 9, адресная шина 10 - кэлементу памяти 8.Элемент памяти 8 подключен к схеме запрета 11 цепи сквозной записи О, к схемеИЛИ 12 цепи сквозной записи 1 и к схемеИЛИ 13 установа триггера регистра числа 14в 1. Элемент памяти 4 подключен к схемеИЛИ 15 цепи сквозной записи О, схемезапрета 16 цепи сквозной записи 1 и схемеИЛИ 17 установа триггера регистра числа 14в О. Элемент памяти 5 подключен к схемезапрета 18 цепи сквозной записи О, схемеИЛИ 19 цепи сквозной записи 1 и схемеИЛИ 20 установа триггера 21 в 1, Элемент памяти 9 подключен к схеме ИЛИ 22цепи сквозной записи О, схеме запрета 23цепи сквозной записи 1 и схеме ИЛИ 24установа триггера регистра числа 21 в 0.Элемент памяти 25 подключен к схеме запрета 26 цепи сквозной записи О, схемеИЛИ 27 цепи сквозной записи 1 и схемеИЛИ 28 установа триггера регистра числа29 в 1, Элемент памяти 6 подключен к схемеИЛИ 30 цепи сквозной записи О, схеме запрета 31 цепи сквозной записи 1 и схемеИЛИ 32 установа триггера регистра числа29 в О. Элементы памяти 5, 8, и 25 предназначены для записи 1, элементы памяти 4, 6и 9 - для записи О, Схемы запрета 11, 18,26, схемы ИЛИ 15, 22 и 30 образуют цепьсквозной записи 0. Схемы запрета 16, 23 и31, схемы ИЛИ 12, 19 и 27 образуют цепьсквозной записи 1. Регистр адреса 1 подключен к адресному каналу 33, а схемыИЛИ 17, 24 и 32 - к шине 34 установа О,Триггеры регистров числа 14, 21 и 29 подключены к разрядным шинам 35, 36 и 37 соответственно,Адресной шиной 3 записан код 010, адресной шиной 7 - код 100, адресной шиной 10 -код 111, т. е. в элементы памяти 4, 5, б, 8, 9 и25 записываются только разряды, свидетельствующие об изменении информации. Такимиразрядами в коде 010 являются все три разряда, в коде 100 - два старших разряда, в коде 111 - один старший разряд. Таким образом, применение предложенного постоянногозапоминающего устройства позволяет увеличить плотность записи информации. Анализ,например, реальных таблиц прошивки трансформаторных постоянных запоминающих устройств свидетельствует о возможности сжатияинформации в несколько раз.Постоянное запоминающее устройство работает. следующим образом. Перед обращениемк устройству с шины установа О 34 на схемы 5 10 15 20 25 30 35 40 ИЛИ 17, 24 и 32 поступает сигнал, устанавливающий триггеры регистров числа 14, 21 и 29 в О. В регистр адреса 1 через адресный канал 33 поступает код адреса, который вводится в дешифратор адреса 2. Дешифратор адреса преобразует код адреса в позиционный код, в соответствии с которым возбуждается одна из адресных шин 3, 7 или 10.При возбуждении, например, адресной шины 7 сигнал появляется на выходе элементов памяти 8 и 9. Сигнал с элемента памяти 8 по. ступает через схему ИЛИ 13 на триггер регистра числа 14 и устанавливает его в 1. На разрядной шине 35 появляется сигнал 1, Одновременно сигнал с элемента памяти 8 поступает через схему ИЛИ 12 на схему запрета 23.Сигнал с элемента памяти 9 поступает через схему ИЛИ 24 на триггер регистра числа 21 и подтверждает его состояние О. С разрядной шины 86 снимается сигнал О, Одновременно сигнал с элемента памяти 9 поступает на элемент запрета 23, запрещая прохождение сигнала со схемы ИЛИ 12, и на схему ИЛИ 22 цепи сквозной записи 0.Сигнал со схемы ИЛИ 22 поступает на схему запрета 26, и, так как сигнал с элемента памяти 25 на схему запрета 26 не поступает, то сигнал со схемы ИЛИ 22 проходит через схему запрета 26 на схему ИЛИ 30 для уста- нова последующего разряда в О и на схему ИЛИ 32, сигнал с которой подтверждает состояние О триггера регистра числа 29, Таким образом, триггеры регистров числа 14, 21 и 29 оказались установленными в состояния 1, О и О и, соответственно с разрядных шин 35, 36,и 37 считывается код 100, для записи которого потребовалось две операции записи: в элементы памяти 8 и 9.Аналогичным образом работает постоянное запоминающее устройство при возбуждении адресных шин 3 и 10. Предмет изобретения Постоянное запоминающее устройство с двумя элементами памяти на разряд, входы которых подключены к выходам дешифратора адреса, а выходы через схемы ИЛИ установа 1 и О - к соответствующим входам триггера регистра числа, отличающееся тем, что, с целью увеличения плотности записи информации, в него введены цепи сквозной записи 1 и 0,состоящие из схем ИЛИ и схем запрета, элемент памяти разряда для записи 1 подключен к схеме запрета цепи сквозной записи О, схемв ИЛИ цепи сквозной записи 1 и схеме ИЛИ триггера данного разряда регистра числа, а элемент памяти разряда для записи О подключен к схеме запрета цепи сквозной записи 1, схеме ИЛИ цепи сквозной записи 0 и схеме ИЛИ установа в О триггера данного разряда регистра числа, схема запрета разряда цепи сквозной записи 1385317 Составитель В, ВакарТехред Е. Борисова Корректор Е, Сапунова Редактор О, Авдеева Заказ 2334/10 Изд. Хо б 74 Тираж 576 Подписное ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР Москва, Ж, Раушская наб., д. 475Типография, пр. Сапунова, 2 5подключена к схеме ИЛИ предыдущего разряда цепи сквозной записи 1, схеме ИЛИ установа в 1 триггера данного разряда регистра числа и схеме ИЛИ данного разряда цепи сквозной записи 1, который подключен к схеме запрета последующего разряда цепи сквозной записи 1, схема запрета разряда цепи сквозной записи О подключена к схеме ИЛИ предыдущего разряда цепи сквозной записи О, схеме ИЛИ установа в О триггера данного разряда регистра числа и схеме 5 ИЛИ данного разряда цепи сквозной записи,О, который подключен к схеме запрета последующего разряда цепи сквозной записи О,