Устройство для сопряжения двух микроэвм с общей памятью

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 6 Р 13/ОО- " ф З сфщ м ОПИСАНИЕ ИЗОБРЕТЕНН АВТОРСКОМУ ССИДЕТЕЛЬСТВУ 9461 /24-212.8703,90. БюлН. Спивак(53) 681325(088,8) (56) Авторское свид В 1336017, клС 06Авторское свидет У 1280643, кл. С 06 тельство СССР Р 13/ООФ 1986 льство СССР Р 13/00, 198 5 ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР Изобретение относится к вычислительной технике и может быть использовано в двухмашинных вычислительных комплексах с обшей памятью.Цель изобретения - повышение быст-. родействия устройства.На фиг. 1 и 2 показана блок-схема устройства; на фиг. 3, 4 - временная диаграмма работы устройства в режиме, когда первая ЭВМ выполняет цикл: ввод - модификация - вывод, а вторая ЭВМ - цикл "Ввод".Устройство 1 соединено с обшей памятью 2 и содержит узлы 3 и 4 согласования, общие шины 5 и 6 первой и второй микроЭВМ, регистры 7 и 8 адре. са, узлы 9 и 10 дешифрации синхронизируюших сигнаЛОВ, элементы И 11-12, первый и второй элементы НЕ 14 и 15, второй элемент ИЛИ 16, мультиплексор 17, первый и второй элементы задержки, образованные ключами 18 и 19 и . активно-емкостными цепочками 20 и 21, первый, пятый, восьмой, четвертый, третий едьмой и шестой элементы ЯО 1550520(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХЩКРОЭВМ С ОВ 11 ЕЙ ПАМЯТЬИ(57) Изобретение относится к вычислительной технике и может быть использовано в двухмашинных вычислительныхкомплексах с обшей памятью. Цельюизобретения является повышение быстродействия, Устройство содержит узлысогласования, регистры адреса, узлыдешифрации синхронизирувших сигналов,элементы И, НЕ, ИЛИ, мультиплексоры,элементы задержки. 4 ил,. ИЛИ 22-28, третий - пятый элементы НЕ 29-31Общая память 2 состоит из двух секций 32 и 33 памяти.Устройство работает следующим образом.Когда микропроцессорная система, связанная с обшей шиной 5 (6) выстав. ляет адрес на обшей шине, она сопровождает его установкой в низкий уровень управлявшего сигнала "Обм." (нОбм.2"), По переднему фронту этого сигнала, поданного на управляющий вход регистра 7(8), разряды адреса 1-12 с обшей шины 5(6) записываются в регистр 7(8) адреса, разряды адреса 13-15, поступающие на информационные входы узла 9 (10), сравниваются в момент переднего фронта сигнала "Обм 1" ("Обм 2") с потенциалами настройки и при условии совпадения, а также состояния в этот момент нулевого разряда адреса вырабатываются сигналы выборки младшего байта памяти ВКО(ВКО) и/или выборки старшего байта памяти ВК - 1 (ВК), Прибайтовых операциях в зависимости от значения нулевого разряда адреса в момент переднего фронта "Обм 1" ("Обм 2") вырабатывается либо ВКО, либо ВК 1; при операциях со словом оба5 этих сигнала вырабатываются одновременно. Эти сигналы вырабатываются узлом 9(10) при операции "Чтение" ( Ввод ) с некоторой задержкой относительно сигнала нОбмен", а снимаются с некоторой задержкой относительно заднего фронта управляющего сигнала "Данные чтения" ДЧТ (ДЧТ 2); при операции Запись (Вывод) эти сигналы вырабатываются с задержкой относительно переднего Фронта сигнала "Данные запись" ДЗП 1 (ДЗП 2) и снимают. ся с задержкой по заднему фронту этого управляющего сигнала шины, 20При условии совпадения сигналов, принятых с шины адресов, с потенциалами настройки узел 9(10), получивший разрешение на связь обшей памяти 2 с шиной 5(6), вырабатывает сигнал "Ответ" (Отв 1) (Отв 2), передний Фронт которого формируется при достижении определенного потенциала на элементе задержки 20(21), время: задержки опре деляется параметрами резистивно-емкостной цепи, которые подбираются для согласования работы устройства с памятью определенного типа. Открытый ключ 18(19) удерживает низкий потенциал на конденсаторе 20(21), подключенной к входу "Задержка данных записи, Задержка данных чтения" узла 9(10).40Конденсатор 20 (21) получает возможность заряжаться когда запираетсявнутренний ключ узла 9(10) и когдазапирается внешний ключ 18(19), Сигнал запирания внутреннего ключа узла9(10) Формируется с некоторой задержкой относительно управляюших сигналовшины ДЗП 1 (ДЗП 2) ДЧТ 1 (ДЧТ 2), при условии выборки узлом 9(10) сигналовВКО(ВКО) и/или БК 1 в(ВК 1-2),50внешний ключ 18(19) запирается поокончании сигнала "Выполнено ВП 1 ВП 2узла 3(4). Сигнал "Выполнено" вырабатывается в том случае, когда сушествует сигнал "Выборка кристалла" ВК 1(ВК 2) на соответствующем входе узла3(4) устройства,Выходы регистра 7(8) адреса переводятся в активное состояние под воздействием выходного сигнала "Разр,1"("разр,2") с выхода элементовНЕ 30(31).В исходном состоянии, когда ни одна из микро-процессорных систем необращается к общей памяти 2 регистры,7 и 8 находятся в состоянии отключенных выходов (высокоимпедансное состояние) из-за низких потенциалов сигналов "Разр,1" и "Разр,2" с выходовэлементов НЕ 30 и 31; имеются высокиепотенциалы на выходах элементов ИЛИ25, 26, 23 и 28, так как на выходахэлементов ИЛИ 16 и 22 присутствуютнизкие потенциалы (входные сигналыэлементов ИЛИ 16 и 22 имеют высокиепотенциалы в отсутствие выходных сигналов ВКО, ВК 1 - 1, ВК 0-2, КВ 1-2 узлов 9 и 10, а на входах элементовИЛИ 23 и 28 имеются высокие потенциалы с выходов "Выполнено" ВП 2 узла 4и ВП 1 узла 3 . Высокие потенциалы свыходов элементов ИЛИ 23 (сигналы"Выборка кристалла" ВК 1 и ВК 2 узлов3 и 4 переводят их входы-выходы вотключенное (высокоимпедансное) состояние. Таким образом, общая память2 отключена от общих шин 5 и 6.Если теперь, например, поступаетсигнал Обм 1 (фиг. 2) от первой микроЭВИ, узел 9 при условии совпаденияадреса на обшей шине 5, (разряды АД13-15) с потенциалами настройки вырабатывает сигналы ВКОи/или ВК - 1поступающие на входы элемента ИЛИ 16(логическая Функция указана для сигналов низкого уровня). Высокий потен-,циал с выхода элемента ИЛИ 16 поступает на вход элемента ИЛИ 25. В этотмомент на входе элемента ИЛИ 25 такжеимеется высокий потенциал с выходаэлемента ИЛИ 23.,На входе элемента ИЛИ 25 имеетсявысокий потенциал с выхода Выполнен нно узла 3, так как сигнал Выполненно в начале обмена отсутствует. Совпадение трех высоких уровней сигналовна входах элемента ИЛИ 25 вызываетпоявление низкого потенциала на выходе, и, как следствие, появлени сигнала "выбор кристалла" ВК 1 на входеузла 3 и сигнала высокого уровня навыходе элемента НЕ 30 переводящеговыходы регистра 7 в активный режим иподключающего адрес, принятый с первой обшей шины 5, к адресным входамобшей памяти 2 и ко входам выборасекции 32 или 33 памяти. Низким по 5 155052тенциалом с выхода элемента ИЛИ 28,бистабильная схема элементов ИЛИ 23,25, 26 и 28 будет удерживаться в состоянии низкого уровня на выходе 1 ивысокого на выходе П в выходы элементов ИЛИ 25 и 26) пока не закончится операция по обмену памяти 2 с обшей шиной 5, несмотря на сигналы, могущие поступить на входы элементаИЛИ 26 при возникновении обращения кобшей памяти 2 со стороны второй микроЭВМ. При этом на управляющем входемультиплексора 17 осуществует высокийпотенциал, подклочаюший на выходы 5мультиплексора сигналы с общей шины5 и с узла 9, а именно сигналы ДЗП 1,ДЧТ 1, ВКО, ВК - 1. Сигнал с первоговыхода мультиплексора 17 являетсясигналом ЗП/ЧТ общей памяти 2 и сигналом переключения направления передачи информации (С 2) от обшей шины 5к паьити 2. Сигнал с второго выходамультиплексора 17 является сигналомпереключения направления передачи информации (С 1) от памяти 2 к общей шине в сигналы с первого и второго выходов мультиплексора 17 собираются наэлементе ИЛИ 24 и стробируются наэлементе И 13 сигналами "Выполнено" 30с узлов 3 и 4, собранных на элементеИЛИ 27. Выходной сигнал элементаИЛИ 13 стробирует проинвертированныена элементах НЕ 15 и 29 и прошедшиечерез мультиплексор 17 сигналы ВКО35и ВК 1-1 на элементах И 11 и 12, формируя сигналы обращения к младшему(ВО) И/ИЛИ старшему (1) байтам общейпамяти 2.Бистибильная схема удерживается в 40этом состоянии до тех пор, пока неснимется (перейдет в состояние высокого уровня) сигнал "Выполнено" ВП 1с выхода узла 3, что свидетельствуето завершении передачи информации через узел 3,Как видно из осциллограмм, приведенных на фиг. 2, одновременно с работойобщей памяти 2 с обшей шиной 5, возникает запрос на обмен с обшей памятью 2 со стороны второй микроЭВМ либо активного устройства. т.е. сигналыОбм 2, а затем ДЗП 2 устанавливаютсяв активный чизкий уровень. Узел 10вырабатывает сигналы ВКОи/или 55ВК 1-2, поступающие на входы элементаИЛИ 22, так как на входе элементаИ 1 Ж 26 имеется отрицательный сигналВК 1 с выхода элемента ИЛИ 28, бистао 6бильная схема удерживается в состоянии, обеспечиваюшем подклочение к обшей памяти 2 первой микроЭВМ. После перехода сигналов ВКО ви/или ВК 1 - 1 из состояния низкого потенциала в выд сокий на выходе элемента ИЛИ 25 устанавливается высокий потенциал, который, инвертируясь на элементе НЕ 30 вызывает гереход сигнала Разр в состояние низкого уровня, отключая тем самьи выходы регистра 7 от входов адреса общей памяти 2. По завершении передачи информации через узел 3, что сопровождается переходом в состояние высокого уровня сигнала Выполнено ВП 1, устанавливается высокийуровень на выходе элемента Ю 1 И 28, т.е. сигнал ВКвысоким уровнем отключает узел 3 от обшей памяти 2, а наличие трех сигналов высокого уровня на входах элемента ИЛИ 26 переводит его выход в состояние низкого потенциала, который инвертируясь на, элементе НЕ 31, преврашается в сигнал "Разр.2" высокого уровня, Этот сигнал переводит адресные выходы регистра 8 в активное состояние, подключая адрес обшей шины 6 к общей памяти 2, Низкий уровень выходного сигнала с выхода элемента ИЛИ 23 (сигнал ВК 2) подключает к общей памяти 2 через узел 4 обшую шину 6. Под действием низкого уровня на управлявшем входе на выход мультиплексора 17 подключается вторая группа управляющих сигналов, а именно, ДЗП 2, ДЧТ 2, ВК 0-2, ВК 1-2, из которых Формируются сигналы управления общей памятью 2 аналогично вышеизложенному. Таким путем, вторая микроЭВМ (или другое активное устройство) получает доступ к общей памяти 2 в момент выполнения первой микроЭВМ операции модификации, что обеспечивает повышение обшего быстродействия системы. По завершении операции с памятью второй микроЭВМ либо активного устройства. аналогично изложенному сигнал "Разр,2" переходит в низкий уровень "Разр.1" - в высокий, и первая микроЭВМ получает возможность выдать модифицированные данные. по ранее принятому адресу, т,е, завершить операцию.Формула изобретения Устройство для сопряжения двухмикроЭВМ с обшей памятью, содержащеедва узла согласования, первые группыинформационных входов-выходов которых яВляются соответствующими группами вКода-выхода устройства для подключения к адресно-инФормационным шинам первой и второй микроЭВМ, а вторые группы информационных входов-выходов образуют группу входов-:выходов устройства для подключения к группе информационных входов-выходов общей памя 30 тИ, два регистра адреса группы информационных и синхронизирующих входов которых являются соответственно группами входов и входами устройства для подключения к адресно-инФормационным швецам и шинам синхронизации адреса первой и второй микроЭВМ, а группы нвсодон образуют группу выходов устройства для подключения к. группе адресных входов обшей памяти, два узла. дешифрации синхронизирующих Оигналов г 1 руппы информационных входов которых являются соответствующими группами входов устройства для подключения к 1 руппам адресно-инФормационных и син иронизирующих шин первой и второй ьфкроЭБМ, а первые выходы являются соответствующими выходами устройства ля подключения к шинамответа первой и второй микроЭВМ, три элемента З 0 Й, два элемента НЕ и элемент ИЛИ, с 1 т л и ч а ю щ е е с я тем, что с целью повышения быстродействия устройства, в него введень 1 мультиплекбор, дна элемента задержки, семь эле - ьентов ИЛИ и три элемента НЕ, причем йыходы старших разрядов первого и йторого регистров адреса соединены с входом первого элемента НЕ и являют(,я выходом устройства для подключения 0 1 с первому входу выборки обшей памяти, выход первого элемента НЕ является Выходом устройства для подключения к Второму входу выборки обшей памяти, 1 черный выход мультиплексора и иннерс- А 5 ные выходы первого и второго элементов И являются соответствующими выХодами устройства для подключения к Входам записи-чтения и выборки младшего и старшего байтов обшей памяти, Выходы второго и третьего элементов НЕ подключены соответственно к первым Входам первого и второго элементов И, вторыми входами соединенных с выходом третьего элемента И, первая и вторая группы информационных входов мультиплексора соединены соответственно с первыми и вторыми входами первого и второго узлов дешифрации синхронизирующих сигналов и группами входов устройства для подключения к шинам синхронизации первой и второй микро- ЭВМ, выходы узлов согласования соединены соответственно через первый и второй элементы задержки с входами сигнала стробирования выдачи первого и второго узлов дешифрации синхронизируюших сигналов, первые и вторые выходы которых подкпочены соответственно к первым и вторым инверсным входам первого и второго элементов ИЛИ, выходами соединенных соответственно с первыми входами третьего и четвертого элементов ИЛИ, инверсные выходы которых подключены соответственно к первым инверсным входам пятого и шестого элементов ИЛИ и через четвертый и пятый элементы НЕ - к вхо. дам разрешения чтения второго и первого регистров адреса, выход первого узла согласования соединен с первым инверсным входом седьмого элемента ИЛИ, вторым входом четвертого элемента ИЛИ и вторым инверсным входом шестого элемента ИЛИ, выход второго узла согласования соединен с вторыми инверсными входами седьмого и пятого элементов ИЛИ и вторым входом третьего элемента ИЛИ, третьи входы третьего и четвертого элементов ИЛИ подключены соответственно к инверсным выходам шестого и пятого элементов ИЛИ иФ входам выборки первого и второго узлов согласования, первые и вторые входы направления передачи которых соединены соответственно с первым и вторым выходами мультиплексора, управляющим входом подключенного к инвер сному выходу пятого элемента ИЛИ, первый и второй входы третьего элемента И подключены соответственно к вы,ходам седьмого и восьмого элементов ИЛИ, первый и второй инверсные входы восьмого элемента ИЛИ соединены соответственно с первым и вторым выходами мультиплексора, третий и четвертый выходы которого соединены соответственно с входами второго и третьего элементов НЕ.1550520 АД 1 бй 1 АУП ДЗЯ Рт 8 ПО 5 ЮИЗй801 АД 2 ОКм 49 тя 8 И 2 89-2 8 П 2 Ю 6 Фяоставитель В. Вертлибехред М,Дидык Корректор М Редактор Л. нс ерявая Заказ 274ВНИИПИ Государс Тираж 562нного комитета по из3035, Москва, Ж,Подписноеретениям и открытиям при ГКНТ СССРушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 10