Цифровой фильтр

(57) Изобретенилительной техник ЬТР относится к Вычис и может быть исемах сейсмических; в сис ьзов Изоб ельнойзовано чески аст а сче Блок 30 управ зуют генератор 3 сов, счетчик 37,(фиг,З) обраоных импуль постоянной ГОСУДАРСТВЕННЫЙ КОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГКНТ СССР ОПИСАНИЕ ИЗО(7) Киевский политехнический институт им.50-летия Великой Октябрьской социалистической революции (72) 10.С.Каневский и Л.М.Логинова (53) 681.32 (088.8)(56) Авторское свидетельство СССР ,Р 1241258, кл, С 06 Р 15/353, 1986,Авторское свидетельство СССР У 1387014, кл. О 06 Р 15/353, 1987. етение относится к вычисли- . технике и может быть испольсистемах сейсмических,акусвидео- и других сигналов. изобретения - расширение обименения цифрового Фильтра1выполнения многомерной фильтрации.На Фиг.1 представлена схема цифрового фильтра; на Фиг. 2 - схема вычислительного модуля; на Фиг,З схема блока управления; на Фиг,4 - временные диаграммыЦифровой фильтр (Фиг.1) содержит И/4 вычислительных модулей 1.1-1.И/4 (И - длина импульсной характеристики), каждый из которых включает вход ной регистр 2. (х = 1, И/4), информационный вход 3 цифрового Фильтра,2акустических, видео- и других сигналов. Цель изобретения - расширение области применения эа счет выполнения многомерной Фильтрации. Это достигается за счет того, что в состав цифрового Фильтра входят Ю/4 (И - длина импульсной характеристики) вычислительных модулей и блок управления, при этом каждый вычислительный модуль содержит входной и выходной регистры, два регистра, три буферных регистра, два блока памяти, два умно- жителя, сумматор произведений, выходной сумматор, два сумматора промежуточных результатов, коммутатор,триггер, элемент И с соответствующими связями между узлами устройства.4 ил,регистры 4.1 и 5,х, буферные регистры 6. и 7.1, блоки 8. и 9. памяти, умножители 10. и 11.1, сумматор 12. произведений, выходной сумматор 13.х, выходной регистр 14.1, сумматоры 15. и 16, промежуточных результатов, буферный регистр 17., коммутатор 18., триггер 19.ь, элемент И 20., информационный вход 21, управляющий вход 22, тактовые входы 23.1 и 24.д, адресные входы 25. и 26 регистр 27. адреса, коммутатор 28, адресный выход 29, блок 30 управления, адресный выход 31 итактовые выходы 32-35.3 150108 памяти, коммутатор 39, счетчик 40 и элемент НЕ 41, На Фиг,3 обозначен вход 42 выбора режима.Устройство работает и двух режи 5 мах, которые задаются с входа 42 выбора режима работы блока 30 управления. Нулевое значение на входе 42 соответствует первому режиму - умно.жение матрицы а единичное - второму ОЭрежиму - фильтрации,В общем случае при умножении матрицы на матрицу устройство вычисляет выражения в видес - л в = а;Д ь; Д = сД, где с;,г а; Ь;А - матрица размерностью МуК; 20В - матрица размерностью К х Ь;С - матрица размерностью М х Ь;,К, 1 = 1,Ь.Рассмотрим случай умножения квадратных матриц, т,е, К = Ь = М = И/2 25 (при Б = 8, К = Ь = М = 4).С целью упрощения описания работы устройства будем считать, что прием информации во все регистры и тригге- . ры, переключение. счетчиков осущест вляется положительным перепадом синхроимпульса, блоки 8.5. и 9.3. памяти имеют по два адресных входа, причем на первый адресный вход подается адрес записи, а на второй - адрес чтения, режиму чтения из этих блоков памяти соответствует единичное значение на управляющем входе, а режиму -. записи - единичное значение на управляющем входе, можно одновременно 40 производить. запись и чтение; суммато.ры 15. и 16.3. работают н двух режимах: суммирование (нулевое значение на управляющем входе) и пропуск операнда по второму входу (единичное 45 значение на управляющем входе),сумматоры 13, работают только в режиме суммирования; на выходе коммутаторов 28 и 18.х по нулевому значению на управляющем входе появляется информация с второго входа, а по единичному значению - с первого входа,Предположим, что после выполнения умножения С = АфВ необходимо выполнить следующую операцию Э = А О. В этом случае во время вычисления матрицы С желательно обеспечить неп" рерывную подзагрузку элементов матрицы О в блоки 8.3. и 9. памяти с целью минимизации последующих простоев оборудования модулей,Пусть и исходном состоянии счетчик 40 установлен в нуль, счетчик37 - в 01, н регистре 2.2 хранитсязначение а я, а в регистре 2,1 - значение а, , Блоки 8.1, 8,2, 9.1 и 9.2памяти заполнены следующим образомв блоке 8, хранятся элементы ЬЬг ю Ь 4 зо в блоке 9. 1 - Ьф Ьзф Ьф в блокеЬгг Ьгзь Ъгд, в блоке 9,2 - Ь ЪЪэ э Ь 1 фАдреса чтения А и записи А,н блоки 8. и 9. памяти формируются на счетчиках 37 и 40 и на коммутаторе 30.4 блока 30. Адрес чтенияиз блоков 8.2 и 9,2 памяти поступаетс выхода 31 блока 30 на вход регистра 27.2 адреса. С выхода этого регистра адрес поступает на вторые адресные входы блоков 8,2 и 9.2 памяти ина пятый выход модуля 1.2, т.е. навход регистра 27.1 адреса. Таким образом, чтение из блоков памяти модулей 1.1 и 1.2 происходит по адресам,отличающимся на единицу. В первом такте на вход 3 устройства поступает значение элемента матрицы а, , а на четвертом нходе модуля 1.2 присутствует уровень логи- ческой единицы, Триггер 19.2 по синхроимпульсу, поступающему на вход 222 модуля 1,2, устанавливается в единичное состояние. На элементе И 20.2 в этом такте формируется синхроимпульс приема в регистры 4.2 и 5.2 соответственно элементов матрицы а, и а . Указанные значения поступают на вторые входы умножителей 10,2 и 11.2, на первые входы которых поступают считанные по адресуач, = 000 из блоков 8.2 и 9.2 памяти соответственно значения Ьи Ъ , В этом же такте полученные произведения а и Ъи а, Ъ, суммируются на сумматоре 12,2. Полученная сумма а, Ъц + а, Ъг, поступает на первый вход сумматора 12,2, на второй вход которого с выхода коммутатора 28 поступает уровень логического нуля (нулевое значение на упранляющем входе коммутатора 28). В этом же такте в регистры 2.1 и 2.2 принимаются соответственно значения а . и а 1, Во втором такте полученное в сумматоре 13.2 значение а Ь ++ аЬ, принимается в регистр 14,2 и поступает на второй вход сумматора 13.1 На вход устройства поступает значение элемента матрицы а. В этом же такте триггер 19.1 устанавливается н единичное состояние, а триггер 19.2 - в нулевое (в соответствии с нулевым значением на выходе 35 блока 30).Таким образом, в этом такте происходит прием значений а,а и а соответственно в регистры 4.1 и 5.1 и в регистры 2.1 и 2.2. Прием информации в регистры 4.2 и 5,2 блокируется нулевым значением на выходе триггера 19,2, и в этих регистрах сохраняются соответственно значения а, и а, . Значения а а, а,. с выходов регистров 4.1 и 5.1 поступают на вторые входы умножителей 10,1 и 11,1, на первые входы которых поступают считанные из блоков 8.1 и 9. памяти соответственно значения Ъ , и Ь , (а , = 000). В этом же такте полученные произведения а,.ьа и аэ ьэ поступают на сумматор 12.1. Полученная сумма адЪ, + азь поступает на первьй вход сумматора 13,1, на второй вход которого поступает сумма а, Ь, + а Ь ,. На выходе сумматора 13,1 получаем первое значение результирующей матрицы с, = ад + + аЬ + азьз, + а 4 ьцВ этом же такте и модуле 1.2 происходит формирование следующей суммы произведения: а Ъ + ад значения Ьи Ъ считываются соответстценно из блоков 8.2 и 9.2 памяти по адресу А т = 001 и поступают на первые входы умножителей 10.2 и 11.2. С выхода регистров 4,2 и 5,2 значения а, , апоступают на вторые входы умножителей. Полученные произведения а, Ь и а, Ъ поступают на входы сумматора 12.2. Полученная сумма поступает на вход сумматора 13.2, где складывается с нулем: а Ь, + аь + О.В третьем такте значение суммы а Ъ + адпринимается в регистр 14.2, а, в регистр 14.1 принимается полученное в предыдущем такте значение с которое поступает на выход устройства.В,этом же такте происходит формирование следующих сумм аналогично вычислениям в предыдущих тактах: в модуле 1,1 - с 1 = а Ь + аЪ+ 10 15 20 25 30 35 40 45 50+ аЬ м + а,аь, н модуле 1. 2 -аЪз + а,. ЪНа вход устройства поступает значение а . Состояние триггеров 19.1и 19,2 не изменяется, поэтому невырабатываются синхроимпульсы приемаинформации в регистры 4,1, 5,1, 4,2и 5.2 и их состояние не меняется,В регистры 2.1 и 2,2 принимаютсясоответственно значения а , и аа .В четвертом такте на вьжод устройства поступает сформированное значение сд, а на вход 3 - значение аВ модулях 1. и 1,2 происходит ор 1мирование следующих значений: в модуле 1,1 - с = аЬ 1 + а, Ь. ++ а 1 Ъ+ а ьз, в модуле 1, 2аЬ+ аЬСостояние регистрон 4.1, 5.1, 4.2и 5.2 в этом такте не меняется, Врегистры 2.1 и 2,2 принимаются значения а и аВ пятом такте работа устройстваповторяется аналогично первому такту.Триггер 19.2 устанавливается вединичное состояние, в результате чего вырабатывается синхроимпульс приема в регистры 4,2 и 5.2 соотнетстненно значений а и а 2.В модулях устройства в этом тактеформируются следующие значения: в модулеса аь 4 + аьда +аь + ааь,а, н модуле 1.2аЬ+ аьАналогичным образом но всех последующих тактах до семнадцатого формируются все остальные элементы с,результирующей матрицы,В устройстве одновременно с выполнением вычислений осуществляется подзагрузка элементов матрицы С для следующего произведения. Подзагрузкапроисходит через следующие элементыустройства; сумматоры 15. и 16.1,регистры 6. и 7., коммутатор18,. В этом режиме на сумматорах15. и 16. происходит пропуск операндов по второму входу (единичноезначение на втором управляющем входе23.1 модуля 1,), Элементы требуемой матрицы д; по столбцам подаютсяна второй вход 21 цифроного фильтраи затем в каждом такте поочереднопринимаются в регистры 6,1, 7,1, 6,2и 7,2, С выхода сумматора 16.1 элемент матрицы д поступает на тре,тий вход модуля 1,2 через коммута.тор 18.1. Загрузка одного столбца мат 150088рицы С происходит за 4 такта следующим образом: в первом такте элементматрицы р я принимается и регистр6,1,Во втором такте в регистры 6,1и 7.1 принимаются соответственно значения д, и я ,В третьем такте элементыКдпринимаются соответственно в регистры 6,1, 7,1 и 6,2. В четвертомтакте, кроме приема элементов.д,6ЯК и в регистры 6,1, 7.1,6.2 и 7.2, происходит запись этих жезначений в блоки 8.1, 9.1, 8.2 и 9,2памяти по адресу А= 1 00.Аналогичным образом элементы остальных столбцов в каждом четвертомтакте записываются в соответствующиеблоки памяти по следующим адресам:101, 110, 111. Таким образом,чтение и запись элементов матрицы происходит из двух разных областей блоков 8. и 9,х памяти.Устройство в режиме фильтрацииработает аналогично известному устройству.При реализации процедуры цифровой фильтрации устройство должно вычислять выражение вида77У(п) =ИХ(п+1),1=где М - коэффициенты импульснойхарактеристики цифровогоФильтра;Х(1) - входные отсчеты;У(п) - выходные отсчеты;И - количество коэффициентовимпульсной характеристикицифрового фильтра,Рассмотрим пример работы фильтрапрн Б = 8. В этом случае число модулей равно И/4 = 2. При работе в режиме фильтрации на первые входы умножителей 10. и 11, поступают с выходов блоков 8,1 и 9.х памяти соответственно коэффициенты Ь, и ЬЗначения этих коэффициентов в исходном состоянии в соответствующих блоках памяти: М(4) - в блоке 8,1;М(3) - в блоке 9.1, И(2) - в блоке8.2, Ч(1) - в блоке 9.2.На вход устройства 21 подается вэтом режиме уровень логического нуля, Все регистры в исходном состоянии установлены в нуль, Коммутатор28 подключает третий выход модуля1,2 к второму входу этого же модуля,В первом такте в регистры 4,1 и2, принимается входной отсчет Х(1),который поступил на.вход 3. цифрового фильтра. В умножителе формируется произведение Х(1)7(4), котороечерез сумматор 12.1 поступает в выходной сумматор 13.1 и в следующийтакт принимается в выходной регистр14,1, Одновременно произведениеХ(1)М(4) поступает на первый вхоДсумматора 15.1, суммируется с нулеми поступает на вход регистра 7,1,Во втором такте в регистры 4,1 и2.1 принимается входной отсчет Х(2),а в регистр 5,1 - Х(1). В умнажителях 10.1 и 11.1 формируются соответственно произведения Х(2)М(4) иХ(1)Я 7(3). На выходе сумматора 12,120 получаем сумму Х(2)У(4) + Х(1)7(3),которая суммируется с нулем в сумматоре 13,1 и поступает на вход регистра 14,1, В этом же такте в регистры 14.1 и 6.1 принимается сум 25 ма Х(1)7(4)+О, Одновременно на первый вход модуля 1.2 поступает входной отсчет Х(1), который принимаетсяв регистр 2.2. В умножителе 10.2формируется произведение Х(1) х 17(2),30 которое через сумматор 12.2 поступает на вход выходного регистра 14.2.В третьем такте происходит. Формирование следующих произведений исумм: в модуле 1.1: умножитель 10,1Х(3)7(4)Умножитель 11,1 - Х(2)17(3);сумматор 12,1 - Х(3)Ъ 7(4) + Х(2)У(3)сумматор 13- Х(3)Ъ 7(4) + Х(2)Ъ 7(3)++ Х(1)Ъ 7(2),В регистры 14,1, 6.1 и 7.1 принимаются соответственно значенияХ(2)У(4) + Х(1)У(3); Х(2)У(4);Х(1)М(3).В модуле 1.2: умножитель 10.2Х(2)7(2); умножитель 11.2 - Х( 1 )7(1);45 сумматор 12,2 - Х(2)Ъ(2) + Х(1)У(1).В этом же такте сумма Х(2)М(4) ++ Х(1)7(3) принимается в регистр14.1 и поступает на выход устройства.Аналогичным образом на этом выхо 50 де устроиства В следующих тактах формируются следующие значения: 4-йтакт - Х(3)У(4) + Х(2)У(3) ++ Х(5)Ч(2) + Х(4)11(1) + Х(3)7(1) + + Х(2)Ч(3) + Х(1)Ъ 1(3)1 9-й такт - Х(8) 11(4) + Х(7)У(3) + Х(6)Ъ 7(2) + + Х(5)И(1) + Х(4) ЪТ(1) + Х(3)Ъ 7(2) + . + Х(2)У(3) + Х(1)Ы(1),Таким образом, за восемь тактов работы устройства происходит формирование выходного отсчета У(п). В дальнейшем устройство работает ана логично описанному.Ф о р му л а и з о б р е т е н и яЦифровой Фильтр, содержащий блок 15управления, Б/4 вынислительных модулей (М - длина импульсной характеристики), причем первый выход (-1)- го Вычислительного модуля (=2,И/4)подключен к первому информационномувходу 1-го вычислительного модуля,второй выход которого подключен квторому информационному входу (-1)- го вычислительного модуля, а первыйи третий информационные входы первого вычислительного модуля являютсясоответственно первым и вторым информационными входами цифровогофильтра, второй выход первого модуля является информационным выходом 30устройства, при этом каждый вычислительный модуль содержит входной ивыходной регистры, два умножителя, сумматор произведений, выходной сумматор, два сумматора промежуточных результатов и три буферных регистра, причем информационный вход входного регистра является первым входом вычислительного модуля, первым выходом которого является выход вход ного регистра, выходы первого и второго умножителей подключены соответственно к первому и второму входам сумматора произведений, выход которого подключен к первому входу выход ного сумматора, второй вход которого1 является вторым информационным входом вычислительного модуля, выход выходного сумматора подключен к информационному Входу ВыходноГО Регистраф выход которого является вторым выходом вычислительного модуля, выход первого умножителя подключен к первому входу первого сумматора промежуточных РезультатоВ, ВТОРОЙ ВхОд ко торого является третьим информационным входом вычислительного модуля,выход. первого сумматора промежуточных результатов подключен к информационному входу первого буферного регистра, выход которого подключен кинформационному входу второго буферного регистра, выход второго умножителя подключен к первому входу второго сумматора промежуточных результатов, второй вход которого подключен к выходу второго буферного регистра, выход второго сумматора промежуточных результатов подключен к информационному входу третьего буферного регистра, а первый тактовый выход блока управления подключен к первому тактовому входу 1-го вычисли;тельного модуля, о т л и ч а ю щ и йс я тем, что, с целью расширенияобласти применения за счет выполнения многомерной фильтрации, в неговведен коммутатор, первый информационный вход которого подключен ктретьему выходу И/4-го вычислительного модуля, второй информационныйвход которого подключен к выходу коммутатора, второй информационный входкоторого является входом заданиялогического нуля фильтра, первый адресный выходблока управления подключен к первому адресному входу -го(1 = 1, И/4) вычислительного модуля, второй, третий и четвертый тактовые выходы блока управления подключены к соответствующим одноименнымтактовым входам -го вычислительного модуля, управляющий вход коммутатора подключен к второму тактовомувыходу блока управления, третий выход (-1)-го вычислительного модуля подключен к третьему информацион-ному входу -го вычислительного модуля, четвертый выход которого подключен к четвертому тактовому входу(-1)-го вычислительного модуля,второй адресный вход М/4-го вычислительного модуля подключен к второму адресному выходу блока управления, апятый выход )-го вычислительного модуля подключен к второму адресномувходу 1-го вычислительного модуля,причем в х-й вычислительный модульвведены регистр адреса, два регистра, дваблока памяти, триггер, элементИ и коммутатор, первый информационный вход которого подключен к выходутретьего буферного регистра, выходвторого .сумматора промежуточных результатов подключен к второму информационному входу коммутатора, выходкоторого является обратным выходом15010вычислительного модуля, выходы первого и второго буферных регистров подключены к информационным входам соответственно первого и второго бло 5 ков памяти, выходы которых подключены к первым входам соответственно первого и второго умножителей, вторые входы которых подключены к выходам соответственно первого и второго регистров, информационный вход первого регистра подключен к первому информационному входу вычислительного модуля, выход входного регистра - к информационному входу второго регистра, первым адресным входом вычислительного .модуля являются соединенные первые адресные входы первого и второго блоков памяти, вторые адресные входы которых соединены с информаци онным входом регистра адреса и являются вторым адресным входом вычислительного модуля, четвертым тактовым 88 12входом которого является информационный вход триггера, выход которого является четвертым выходом вычислительного модуля и подключен к первому входу элемента И, выход которого подключен к тактовым входам первого и второго регистров, выход регистра адреса является пятым выходом вычислительного модуля, вторым тактовым входом которого являются соединенные второй вход элемента И, тактовые входы триггера, входного и выходного регистров, первого, второго и третьего буферных регистров, входы синхронизации первого и второго сумматоров промежуточных результатов, управляющий вход коммутатора соединены и являются первым входом вычислительного модуля, третьим тактовым входом которого являются соединенные входы разрешения записи считывания первого и второго блоков памяти.Ба ан Составитель А, р оведактор А.Огар Техред Л.Олийнык Корректс аз 4871/47 Тираж 668 ПодписноеНИИЙИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб., д. 4/5 изводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 1