Вычислительная система

ОЮЗ СОВЕТСК ОЦИАЛИСТИЧРЕСПУБЛИК И 9) И 1)(51)4 С 06 Р 15 ГО ПО О НИЕ ИЗОБРЕТ РСТВЕННЫЙ КОМИТЕТ ССС М ИЗОБРЕТЕНИЙ И ОТКРЫ ВТОРСНОМУ СВИДЕТЕЛЬСТВУ(72) Никола Кирилов Касабов (ВС)(57) Изобретение относится к вычистельной технике и позволяет осущесвлять параллельную обработку инфорции в различных специализированных классах задач: решение систем уравнений, быстрое преобразование Фурьеи т.п. Цель изобретения - упрощениесистемы, Цель достигается за счетвведения в вычислительную систему,содержащую устройства 16 управленияи обработки, выполненные на микропро-цессорах, блоков 18, 36, 37 регистрового обмена, соответственно нулевого,первого и второго уровней, управлениекоторыми осуществляется первыми устройствами 16 в соответствующих вычислительных модулях 35 по шинам 11 адреса. В системе может выполняться автоматическая реконфигурация в различные типы систем. 5 ил.Изобретение относится к вычислительной технике и может использоваться для параллельной обработки информации в различных специализированныхклассах задач: быстрое преобразованиеФурье, векторные и матричные исчисления, обработка сигналов, получаемыхот нескольких источников одновременнов реальном времени, обработка данных, 10получаемых в результате физическихи других испытаний, одновременное управление несколькими связанными междусобой объектами, быстрое решение системы дифференциальных и линейных15уравнений,Известна иерархическая вычисли" 1-,тельная система, вычислительные модули которой образуют "древовидную"структуру (см. Н,А. ВезйшцЮ 1, 20К,С.Ясогг, Р.Р.КоЬегя А ЬдегагсЫса 11 у зггцсгцгей шц 1 гх-шсгоргосеяяогя зузгеш. - Мсгоргосеяяогя апйгЬег арр 1 саг 1 опя, 9 13, 1979,рр. 317-327), 25Наиболее близким по техническойсущности к изобретению является иерархическая вычислительная система, содержащая группу вычислительных модулей, каждый из которых содержит группу устройств управления и обработкии запоминающее устройство, причем вкаждом вычислительном модуле группы,входы-выходы команд устройств управ-,ления и обработки группы соединены синформационным входом-выходом запоминающего устройства (см. патент СШАУ 4245306, кл. С 06 Р 15/16 (НКИ364/200), опубл. 1981).Недостатками известных систем является сложная организация управленияи межмодульных связей в таких системах и сложность реконфигурации этихсистем.Цель изобретения - упрощение сис 45темы,Поставленная цель достигается введением в систему блоков регистровогообмена с соответствующими связями,простота организации управления которыми позволяет упростить всю системув целом.На фиг.1 приведена структурнаясхема устройства управления и обра. ботки, блоковая схема микропроцессорного модуля", на фиг.2 - структурнаясхема вычислительного модуля (81 Юстипа), на фиг.3 - структурная схемаблока регистрового обмена; на фиг.4 пример иерархической вычислительной системы, на фиг,5 - пример вычислительной системы, выполненной на шестнадцати вычислительных модулях с четырьмя устройствами управления и обработки каждый.Устройство 16 управления и обработки (фиг.1) содержит микропроцессор 1, блок 2 оперативной памяти, блок 3 программируемого параллельного интерфейса, который соединен через вход- выход 4 с внешними источниками данных системы, а через вход-выход 4 обмена с внутренними источниками данных системы, блок б программируемого последовательного интерфейса, который соединен через вход-выход 7 с внешними источниками данных системы, вход-выход 8 команд, шину 9 данных, буфер 10 данных, шины адреса 11 и управления 12, вход 13 тактирования, вход 14 задания режима ожидания и блок 15 постоянной памяти.Вычислительный модуль 35 (фиг.2) содержит группу устройств 16 управления и обработки, общую магистраль17 команд, блок 18 регистрового обмена, шины 19 данных, блок 20 постоянной памяти, блок 21 оперативной памяти, блок 22 ввода-вывода, блок 23останова, вход 24 разрешения обменаблока 18. Блок 18 регистрового обмена (фиг.З)содержит М регистров 25, узел 26 управления коммутацией, при помощи которого разряды входа 27 адреса в ко" личестве 1 о 8.(И + 1) подключает по- средством выходов УУр У узла 26 входы и выходы регистров 25, причем первый выход У узла 26 подсоединен к управляющему входу ключа 28, который соединяет выход первого регистра 25 с входом второго регистра 25, второй выход Ут подсоединен к ключу 29, который соединяет выход третьего регистра 25 с входом второго регистра 25 и т,д. Я-й выхоц У,1подключен к ключу 30, который соединяет выход первого регистра 25 с входом предпоследнего регистра 25, выход Уподключен к ключу 31, соединяющему М-й и (И)-й регистры 25, а выход Уподключен к ключу 32, соединяющему первый с последним, регистры 25, причем все регистры 25 поцключаются через информационный вход-выход 33 к устройствам 16 посредством их входа 5, а первый ре20601 4 3 14 гистр 25 имеет и дополнительный ин-гформационный вход-выход 34.Иерархическая вычислительная сис. тема (фиг,4) состоит из нескольких вычислительных модулей 35, подсоединенных к нескольким блокам 18, причем входы-выходы 34 первых регистров, 25 в определенном количестве модулей 35 соединены с блоками 36 регистрового обмена первого уровня, входы 27 адреса которых соединены с шинами 11 первых устройств 16 первого модуля 35 в группе, входы-выходы 34 первых регистров 25 блоков 36 регистрового обмена первого уровня подсоединены по группам к блокам 36 регистрового обмена второго уровня, входы адреса которых соединены с шинами 11 адреса того устройства 16, шины 11 которого подключены к первому блоку 36 первого уровня и т.д, На последнем иерархическом уровне связи между устройствами 16 находится единственный блок 37 регистрового обмена, входы адреса которого соединены с шинами адреса первого устройства 16 первого модуля 35. В этом случае в адресном пространстве первого микропроцессора 1 должны содержаться и адресы управления обменом в блоках регистрового обмена каждого из уровней - от нулевого до последнего, в то время как остальные устройства 16 располагают меньшим количеством таких адресов. Вычислительная система (фиг.5) состоит из шестнадцати вычислительных модулей 35, по четыре устройства 16 в каждом, которые обозначены от Мдо М, причем каждый блок регистрового обмена нулевого 18 первого 36 и второго 37 уровней имеет по четыре регистра 25, обозначенных К-О, К,К. Эти номера соответствуют номерам устройств всей системы, Управление блоками 36 и 37 осуществляется шинами адреса первых микропроцессоров 1,в группе системы этого типа можно проектировать с различным количеством устройств 16 в модулях 35 и с различным количеством регистров 25 в блоках 18, 36, 37. Минимальное количество устройств 16 в модуле 35 равно двум. Регулярная структура получается, когда все модули 35 имеют по два устройства каждый блок регистрового обмена по два регистра, В этом случае количество уровней составляет 1 оя И. Связи в системах этого типаподобны древовидной" структуреВычислительный модуль 35 работаетследующим образом.5Все микропроцессоры 1 стартуют приодном и том же начальном адресе, находящемся в их программных счетчиках - адрес первой инструкции программы, записанной в блоке 20 постоянной памяти, Все микропроцессоры 1адресуют одну и ту же инструкцию, нотолько первый микропроцессор 1 действительно считывает ее с блока 20,причем код инструкции попадает посредством магистрали 17 во все микропроцессоры 1, так как буферы 10 открыты. В случаях, когда в инструкцииесть адрес операнда блока 2 оперативной памяти 2, каждый микропроцессор 1выполняет эту инструкцию с данными,находящимися по этому адресу в егоблоке 2 и тогда буфер 1 О выключается,в результате чего связь между маги стралью 1 и внутренней шиной 9 данных не существует, Каждое устройство16 выполняет инструкцию в качествесамостоятельного микрокомпьютера, Повыполнении определенного количестваинструкций возможно возникновение необходимости в обмене данными междуустройствами 16, Это достигается следующим образом, Каждый микропроцессор1 направляет свои данные через выход 355 обмена в соответствующий ему регистр 25 блока 18. Это осуществляетсяпараллельно при одинаковой последовательности инструкций (подпрограммы),после чего выполняется фиктивная ин струкция (например, какое-нибудь срав нение, не изменяя содержание ячеекпамяти), адрес которой дешифрируетсялогикой блока 23 останова и передается сигнал "Стоп" входам 14 заданиярежима ожидания микропроцессоров 1,передается и адрес аналогичным образом, при помощи которого снова разрешается через блок 23 обмен в блоке 8.после этого первый микропроцессор 1 50читает и "выполняет" фиктивные инструкции, адреса которых являютсякодами обмена в блоке 18 до получениянеобходимого перемещения данных в регистрах 25. Следует принять меры,чтобы фиктивные инструкции не изменяли данные в первом микропроцессоре 1,а если это не представляется возможным заранее сохранить код условия. Желательно, чтобы эти фиктивные ин, в,.=23 М,1, 234 М,М где на верхней строчке находятся по рядковые номера регистров 25, принимающие содержание соответствующих им регистров 25 на нижней строчке. Существуют алгоритмы и программы обнару- жения разложения произвольного преоб б разования обмена между всеми М-регистрами в последовательности во, вв-базовых преобразований. Так, например, если необходимо, чтобы четвертое устройство 16 направило содержание в первое, второе и третье устройства 16, а также, чтобы приняло данные от первого устройства 1, а адреса, по которым реализуются трансформации в, в в, вз, в , представляют собой соответственно 80, 81, 82, 83, 84, причем выключение микропроцессоров 1 производится адресом А 73 (все адреса шестнадцатиричные),123 ММ 5 142060 струкции были короткими с целью быстрого осуществления предусмотренного обменаПосле этого все микропроцессоры 1 подключаются либо с тем же5 адресом, на котором они остановлены благодаря триггерам в блоке 23, либо возможно применение другого способа, при котором выполняют подпрограмму чтения данных длиной в одно слово с их регистров через вход-выход 5 блока 3, Затем можно приступить к выполнению последующей инструкции или снова произвести обмен. Данные в блоках 2 каждого устройства 16 могут поступать извне параллельно посредством входов-выходов 4, их можно перенести и с общего блока 21 оперативной памяти через магистраль 17 команд, причем во время переноса к одному устройству 16 могут поступать и последовательные данные через входы/выходы 7 блока 6, Тактирование осуществляется от общего тактового генератора системы по входам 1325Блок 18 регистрового обмена работает следующим образом.При передаче определенного кода по входу 27 адреса реализуется одно из укаэанных ниже преобразований обмена между регистрами 25:1 2М 123 М213 М1 6необходима следующая последовательность инструкций, выполняемая первымустройством 16 (М = 4, содержаниеустройств 16, подлежащее обмену, находится в соответствующих им регистрах) ФК 81, ФК 84, ФК 83, так как необходимый обмен можно представить припомощи преобразования 1234, 4441, которое представляется последовательностью в, в, в 1. Предварительнопередается инструкция ФКА 73, где ФК -код фиктивной инструкции (инструкция,которая существует, но не вызываетникакого осмысленного действия с точки зрения крайнего результата). Вслучае если преобразование являетсяперестановкой, ее выполнение будетдлиться не более М - 1, для чего существует простая аналитическая формула и соответствующая программа.Вычислительная система (М 81 М 0-типа) работает следующим образом.Каждый вычислительный модуль 35(.1 МВ-система) выполняет свою программу, которая, в частности, может совпадать с программой другого модуля 35При необходимости все устройства 16 всистеме могут обмениваться даннымипроизвольным способом, т,е, описанным при помощи произвольного преобразования всех элементов - устройств,причем обмен осуществляется следующим образом. Необходимое преобразование (примем, что это перестановка)Р разлагается в произведение циклов(12), (123). , (12 М), где М -общее количество устройств 16 в системе, после чего циклы реализуютсяпоследовательно, совершая параллельные базовые перестановки в блоках 36регистрового обмена. Так, например,если для системы (фиг,5) необходимопроизвести перестановку р = (О 2 424 26 1 3 , 25 27 28 295354),заданную в качестве одного цикла, ане в качестве изображения с двумястрочками, ее можно разложить посредством стандартного действия в произведение (О 1 225 26)ф(0 1 253 54). Первая перестановка реализуется в течение трех тактов (за одинтакт реализуется одна базовая перестановка). В первом такте реализуются параллельно перестановки (О 1 2 3),30 7 14206 такте реализуются параллельно перестановки (О 4 8 12), (16 20 24), ко" торые реализуются в блоках 18 регистрового обмена первого уровня. В тре 5 тьем такте реализуется перестановка второго уровня (О 16), причем цифрами обозначены номера регистров в блоках 18 различных уровней, соответствующих этому устройству 16 всей системы. Вторая перестановка реализуется также в течение трех тактов, причем при первом такте реализуются все полные циклы от (О 1 2 3) до (48 49 50 51), как и цикл (52 53 54). 15 Во втором такте параллельно реализуются циклы (О 4 8 12), (16 20 24 28), (32 36 40 44), (48 52), а в третьем такте - перестановка (О 16 32 48), Вся перестановка р реализуется в те чение 6 тактов.Вычислительные системы могут быть созданы при помощи различных микропроцессорных наборов с сохранением предлагаемой организации, 25При наличии блока 15 постоянной памяти в устройстве 16, который подключен к локальному адресному пространству устройства, система (фиг.2) превращается в систему типа 51 Ю/ /М 1 МЭ, т,е, в ней становится возможной функциональная реконфигурация от одного типа в другой только зависимости от адреса, находящегося в программном счетчике микропроцессора 1 этого устройства 16, Если он адресует программу, находящуюся в этом блоке 15, то устройство 16 действует самостоятельно и независимо от остальных (это М 1 МО-система). Возможно, 40 чтобы в данный момент некоторые из устройств 16 системы (фиг,2) действовали по собственным программам, а другие выполняли общую программу, записанную в общем блоке 21 оперативной 4 памяти, Переключение одного устройства 16 от собственной к общей .программе происходит, когда в собственной программе выполнится переход к адресу, находящемуся вне локального адресного пространства этого устройства .16, а в этом адресе находится "общая" инструкция по выполнению не, сколькими устройствами, Функциональное реконфигурирование, которое осу 55 ществляется автоматически, представляет собой существенное преимущество изобретения, тем более, что реализование его осуществляется просто. Эта 01. 8возможность расширяет круг использования изобретения в различных целях, с его помощью возрастает быстродействие и достигается экономия памяти системыТаким образом, наличие блока 15 в устройстве 16 дает возможность иерархической вычислительной системе, спроектированной как МБ 1 МО-система, при выполнении программ автоматически реконфигурироваться функционально в М 1 Ю-, в 81 МП- или в МПй-систему. Это повышает эффективность вычислений, так как в некоторых задачах возможный параллеллизм при решении их недостаточен для нагрузки всех устройств 16, В таком случае часть устройств работает по своим программам.Формула изобретенияВычислительная система, содержащая группы вычислительных модулей 35 каждый из которых содержит группу устройств 16 управления и обработки и запоминающее устройство 20, 2 1, причем в каждом вычислительном модуле 35 группы входы-выходы команд устройств 16 управления и обработки группы соединены с информационным входом-выходом запоминающего устройства 20, 21, о т л и ч а ю щ а я с я тем, что, с целью упрощения системы, в каждый вычислительный модуль 35 группы введены блок регистрового обмена 18 и блок останова 23, причем в каждом вычислительном модуле 35 группы первый информационный вход-выход блока регистрового обмена 18 является входом-выходом обмена вычислительного модуля 35, с второго по (р+1)-й информационный входы-выходы (р - количество устройств управления и обработки в группе) и с первого по р-й входы управления обменом блока регистрового обмена 18 подключены к входам-выходам обмена и выходам управления обменом с первого по р-е устройств управления и обработки 16 группы соответственно, выход адреса первого устройства 16 управления и обработки группы является выходом адреса обмена вычислительного модуля 35 и соединен с входами адреса запоминающего устройства 20, 21, блока регистрового обмена 18 и блока оста- нова 23, выходы которого подключены к входам задания режима ожидания со 9 1420601 оответствующих устройств 16 управле- Формационные входы-выходы которых ния и обработки группы и к входу раэ- подключены к первым информационным решения обмена блока регистрового об- входам-выходам блоков регистрового мена 18, кроме того в систему введе- обмена 36 (м)-й группы, остальные ны и групп блоков регистрового обмена информационные входы-выходы каждого (где и - количество иерархических иэ которых подключены к входам-выхоуровней в системе), информационные дам обмена вычислительных модулей 35 входы-выходы блока регистрового об- соответствующих групп, выходы адреса- мена 37 и-й группы (м = 1.п) 1 О обмена первых вычислительных моду- подключены к первым информационнымлей 35 групп подключены к входам адвходам-выходам, блоков регистрового реса блоков регистрового обмена 36 обмена (м)-й группы, остальные ин- и 37 соответствующих групп,1420601 едактор Н.Киштули А.ушаков оставител ехред М.Х орректор А.Обручар аказ 4331(5 Производственно-полиграфическое предприятие, г. Ужгород, ул. 1 роектная Тираж 704 ВНИИПИ Государственного ко по делам изобретений и 3035, Москва, Ж, Раушска