Коррелятор

СОЮЗ СОВЕТСНИСОЦИАЛИСТИЧЕСНРЕСПУ БЛИН 9584 А 119) 15 336(50 4 ПИСАНИЕ ИЗОБРЕТЕНИ1 ро Фим,истаи нковож Линейная обработк вой модул %9, с,5 ьство СС15/336,(56) Погрибной В, А, модуляция в системах лов с импульсно-кодо Радиотехника, 1984,Авторское свидетел У 1262522, кл. С 06 Р (54) КОРРЕЛЯТОР (57) Изобретение отн электроизмерительной ь и сигна яциеи, -6-58,СР1985. ифровойтельситсяайвыч ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ(53) 681. 32 (088, 8) нои технике и предназначено для аппаратурного определения в масштабереального времени корреляционной функции с симметричными разнополярнымисдвигами случайных процессов, Цельизобретения - расширение частотногодиапазона обрабатываемых входных сигналов, Введение в устройство дополнительных двух и-разрядных регистров,двух элементов ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ,двух блоков п-разрядных регистров,двух блоков комбинационных сумматоров, двух групп блоков элементов Ипозволило заменить операцию простойлогической операцией ИСКЛЮЧАЮЩЕЕИЛИ с отрицанием знаковых битов многоразрядного двоичного кода и одно-:разрядной дельта кодовой последовательности дельта-модуляторов, а традиционный умножитель многоразрядныхотсчетов - элементом ИСКЛЮЧАЮЩЕЕИЛИ-НЕ. 4 ил,13395Изобретение относится к цифровойэлектроизмерительной технике и предназначено для аппаратурного определения в масштабе реального времени кор 5реляционной Функции с симметричнымираэнополярными сдвигами случайныхпроцессов,Цель изобретения - расширение частотного диапазона обрабатываемых сиг- Оналов.Сущность изобретения заключается втом, что входные величины, подаваемые на цифровую часть коррелятора,представлены в виде ш-разрядного двоичного кода и одноразрядной дельтакодовой последовательности с частотами дискретизации, равными частотедискретизации при импульсно в кодовмодуляции и частоте дискретизации при 20дельта-модуляции соответственно,При этом операция умножения заменяется простой логической операцией "Исключающее ИЛИ" с отрицанием знако вых битов (старших разрядов) многоразрядного двоичного кода и одноразрядной дельта-кодовой последовательности, а традиционный умножитель многоразрядных отсчетов всхемой ИСКЛЮ ЧАОЩЕЕ ИЛИ-НЕ. Это существенно повышает быстродействие схемы коррелятора в целом,На фиг, 1 и 2 изображена. структурная схема коррелятора; на фиг. 3 - схема блока синхронизации; на фиг, 4 диаграмма работы блока синхронизации.Коррелятор содержит первый 1 и второй 2 информационные входы, пер вый 3 и второй 4 дельта-модуляторы, первый 5 и второй 6 регистры сдвига, первый 7 и второй 8 коммутаторы, первый 9 и второй 1 О элементы ИСКЛЮЧА 0- ЩЕЕ ИЛИ-НЕ, первый 11 и второй 12 45 распределители импульсов, первый 13 и второй 14 блоки накопителей, блок 15 синхронизации, первый 16 и второй 17 ш-разрядные регистры, первый 18 и второй 19 блоки п-разрядных регист ров в виде регистров 20, первый 21 и второй 22 блоки комбинационных сумматоров в виде комбинационных сумматоров 23, первую 24 и вторую 25 группы блоков элементов И в виде блоков элементов И 26, первую 27 и вторую 28 группу выходов коррелятора,Блок синхронизации (фиг. 3) содержит генератор 29 тактовых импульсов,842первый счетчик 30, второй счетчик 31,третий счетчик 32, однонибратор 33,счетчик 34 адресов, четвертый счетчик-распределитель 35.Коррелятор работает следующимобразом,Входные сигналы х(1.) и у подаются на входы 1 и 2 коррелятора, которые являются входами дельта-модуляторов 3 и 4, Дельта-кодовые последовательности с выходов дельта-модуляторов 3 и 4 поступают на входы одноразрядных регистров 5 и 6 сдвига,Под действием переднего фронта каждого импульса, поступающего с первоговыхода блока 15, в регистрах 5 и 6сдвига происходит сдвиг дельта-кодовой двоичной последовательности,Число выходов блоков 5 и 6 равно числу сдвигов корреляционной Функцииодной полярности Р, Длина регистров5 и 6 равна Р, где=Т/Т-; Ти Т" - соответственно частоты дискре -тизации при дельта-модуляции и импульсно-кодовой модуляции,Отсчеты входных сигналов х(С) иу(Т) с выходов дельта-модуляторов 3и 4 в виде ш-разрядных двоичных кодов,представленных модуляторами х иу " и битами знаков Ь" 1., поМступают на входы щ-разрядных регистров 16 и 17 памяти, Блоки 16 и 17обеспечивают прореживание и запоминание на время Т, равное периоду дискретизации при импульсно-кодовой модуляции, указанных оцифрованных отсчетов, под воздействием переднегофронта импульсов, поступающих с третьего выхода блока 15 синхронизации.С выходов ш-разрядных регистров 16 и17 памяти бити знаков (старшие разряды) Ь, и Ь отсчетов входныхх 1 (Усигналов х(Т) и у(Т) поступают навторые входы элементов ИСКЛ 0 ЧАНЩЕЕИЛИ-НЕ 1 О и 9 соответственно, на первые входы которых через коммутаторы8 и 7 на протяжении времени Т(Р+1)поступают дельта-кодовые последовательности с выходов регистров 6 и5 сдвигов Таким образом, умножениереализовано как суммирование по модулю два с отрицанием на элементахИСКЛ 10 ЧА 10 ЩЕЕ ИЛИ-НЕ 9 и 10 знаковыхбитов (старших разрядов) гп-разрядныхдвоичных кодов и одноразрядных линейных дельта-кодовых последоватепьностей1, О 1,. -1 1, 0 1 -1ф ; в; фз 133 а модули 1 х) и у отсчетов сигналов х(С) и у(1;) остаются без изменений на протяжении времени Т, Результаты операции суммирования по модулю два с отрицанием Ь и Ь1 я (х У с выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИНЕ 9 и 10 через распределители 11 и 12 импульсов на протяжении времени Т(Р+1) подаются на соответствующие входы знаковых разрядов блоков 13 и 14 накопителей, на входы разрядов модулей которых подаются модули у и 1 х 1 отсчетов входных сигналов х и у(Т) с выходов регистров 17 и 16. Работающие синхронно блоки 7,8,11 и 12 производят накопление входных данных по действию переднего фронта импульсов, поступающих с группы выходов блока 15 синхронизации, В конце интервала реализации 6 по переднему фронту сигнала, поступающего с второго выхода блока 15 синхронизации, происходит запись данных с выходов блоков 13 и 14 в первый и второй блоки 18 и 19 и-разрядных регистров памяти, состоящих соответственно иэ . Р+1 и Р регистров 20 памяти, необходимых для оперативного хранения обработанной информации, С выходов блоков 18 и 19 данные поступают на соответствующие входы блоков 21 и 22 комбинационных сумматоров, состоящих из Р комбинационных сумматоров 23, каждый иэ которых выполняет функцию 0=А-В, Выход каждого комбинационного сумматора 23 блоков 21 и 22 соединен с первым входом следующего и является соответствующим выходом блоков 21 и 22 комбинационных сумматоров. В конце интервала реализации 6 с выхода первого регистра 20 первого блока регистров 18 под действием переднего Фронта импульсов, поступающих с вы.хода блока 15 синхронизации, значение корреляционной функцией на нулевом сдвиге (взаимная дисперсия при нулевых средних)л лК (0) =К , (0) =ху, +х, у,+.+ху,+ +хцунгде Йу =у 1,; у=в 1 п у/у 1 =Ь" у 1,95844 входы первых комбинационных сумматоров 21 и 22, На вторые входы первыхкомбинационных сумматоров 23 поступают значения с вторых и третьих регистров 20 первого и второго блоков18 и 9 регистров, Первые комбинационные сумматоры 22 первого и второгоблоков комбинационных сумматоров 10 реализуют функцию Э=А-В, причем значение А присутствует на первом входе,а В на втором входе комбинационныхсумматоров, Аналогично работают всеостальные комбинационные сумматоры 15 23 блоков комбинационных сумматоров21 и 22. С выходов блоков 2 и 22значение симметричной корреляционнойфункции через блоки элементов И 26групп блоков элементов И 24 и 25 поступает на первую 27 и вторую 28группу выходов коррелятора, Блокиэлементов И 24 и 25 пропускают сигналы с входа на выход при наличииуровня логической единицы на четвер том выходе блока 15 синхронизации.Блок синхронизации 15 работаетследуощим образомТактовый генератор 29 формируетпрямоугольные импульсы с периодом ЗО повторения Т /(Р+1), Счетчик 30, обеспечивающий деление частоты, формирует импульсы прямоугольной формы с периодом повторения, по передним фронтам которых обеспечивается сдвиг 35одноразрядной дельта-кодовой последовательности в регистрах сдвига 5и 6 и преобразование входных сигналовв тп-разрядный и одноразрядный двоичные коды в дельта-модуляторах 3 и 4.Счетчик 31, обеспечивающий делениечастоты, формирует на выходе импульсы прямоугольной формы с частотойповторения Т , по переднему фронтукоторых происходит прореживание с 45 запоминанием щ-разрядных двоичныхкодов в ш-разрядных регистрах 16 и 17памяти. Счетчик 34 адресов Формирует адреса для управления работойкоммутаторов 7 и 8 и распределителей 50 11 и 12, Счетчик-распределитель 35формирует импульсы, синхронные с импульсами счетчика адресов, длительностью Тд(Р+1) и частотой повторенияТ 1, под действием которых формиру55 перезаписанное из первого накопителя первого блока 13 накопителей,поступает на выход коррелятора черезпервый блок элементов И 25 группыблоков элементов И 24 и на первые ется накопление в блоках 13 и 14 накопителей, Счетчик 32 обеспечиваетделение частоты и формирует на выходе импульсы прямоугольной формы счастотой повторения, равной интерва1339 лу реализации В, по переднему фронту которого происходит перезапись данных с блоков 13 и 14 накопителей в блоки 18 и 19 и в разрядн регистров памяти, Оцновибратор 33, запуск кото 5 рого происходит по переднему фронту импульса с выхода счетчика 32, формирует прямоугольный импульс. длительностью , равной времени задержки выполнения операций комбинационными сумматорами 23, разрешающий считывание корреляционной функции лишь после ее полного вычисления с выходов блоков комбинационных сумматоров через группы блоков элементов И 25 и 26,Таким образом, левая часть предлагаемого устройства реализует функцию корреляции ш еЬ /Ь = " - Р 1 -1м м ( м-Е (Х) , (х)(х) 30 где м(м+х)(у)Х м(н.лум Х У м(М-М(й.1) 40 лмй мм Формула из обре тениКоррелятор, содержащий два дельта- модулятора, два регистра сдвига, два коммутатора, два распределителя импульсов, два накопителя и блок синхронизации, информационные входы дельта-модуляторов являются соответствующими информационными входами коррелятора выходы линейной дельта- кодовой псследовательности первого и второго дельта-модуляторов соединены с информационными входами одноименных регистров сдвига соответственно, тактовые входы которых соединены с тактовыми входами обоих дельта-модуляторов и подключены к первому выходу блока синхронизации, кодовый выход 45 50 55 П 1 201:1для сдвигов тпе )а/а = ОР, а правая часть - функцию корреляции К (-гп ): К (т )= К (О)-Е . Х хуи ух о) ху Ем(й-рх) м(н-) для сдвигов 584которого подключен к тактовым входам обоих распределителей импульсов и кодовым входам обоих коммутаторов, выходы первого и второго распределителей импульсов подключены к соответствующим информационным входам старших разрядов первого и второго блоков накопителей соответственно, группа тактовых входов которых соединена с группой выходов блока синхронизации, о т л и ч а ю щ и й с я тем, что, с целью расширения частотного диапазона обрабатываемых сигналов, в него введены два ш-разрядных регистра, два элемента ИСК)ПОЧАЮШЕЕ И)И-НЕ, два блока п-разрядных регистров, два блока комбинационных сумматоров, каждый из которых содержит (и) комбинационных сумматоров, выход каждого предыдущего комбинационного сумматора соединен с первым входом последующего и является соответствующим выходом блока комбинационных сумматоров, две группы блоков элементов И, информационный вход и выходы первого регистра сдвига соединены с соответствующими информационными входами первого коммутатора, выход которого подключен к первому входу первого элемента ИСКЛЮЧАКЩЕЕ ИЛИ-НЕ, второй вход которого подключен к выходу знакового разряда первогош-разрядного регистра, выход модуля п-разрядного кода которого соединен с соответствующими информационными входами младших разрядов первого блока накопителей, выходы которого соединены с соответствующими входами первого блока п-разрядных регистров, тактовый вход которого соединен с одноименным входом второго блока и-разрядных регистров и подключен к второму выходу блока синхронизации, третий выход которого соединен с тактовыми выходами обоих ш-разрядных регистров, выходы ш-разрядного кода первого и второго дельта-модуляторов подключены к одноименным входам соответственно первого и второго ш-разрядных регистров, выходы второго регистра сдвига соединены с соответствующими информационными входами второго коммутатора, выход которого подключен к первому входу второго элемента ИСКЛЮЧАКЗЦЕЕ ИЛИ-НЕ, второй вход которого подключен к выходу знакового разряда второго тп-разрядного регистра, выход модуля ш-разрядного кода которого сое 133958410 15 динен с соответствующими информационными входами младших разрядов второго блока накопителей, выходы которого соединены с соответствующими входами второго блока и-разрядных регистров, выходы первого и второгоэлементов ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ соединены с входами одноименных распределителей импульсов соответственно, первые входы первого и второго блоковкомбинационных сумматоров соединеныи подключены к первому выходу первого блока и-разрядных регистров и первому входу первой группы блоков элементов И, выходы которых являются первой группой выходов коррелятора,выходы первого и второго блока комбинационных сумматоров подключены ксоответствующим вторым входам первойи второй групп блоков элементов Исоответственно, третьи входы которыхсоединены с четвертым выходом блокасинхронизации, выходы второй группыблоков элементов И являются второйгруппой выходов коррелятора, остальные входы первого и второго блоковкомбинационных сумматоров соединеныс соответствующими одноименными выходами первого и второго блоковп-разрядных регистров соответственно./5 я на Производственно-полиграфическое предприятие, г, Ужгоро Проектная,24/40 Тираж 670ВНИИПИ Государственного кпо делам изобретений и 113035, Москва, Ж, Раушс П митета СС ткрытий