Устройство для контроля логических блоков

Номер патента: 1310755

Авторы: Куликов, Пешехонов

ZIP архив

Текст

(71) Рязанский прий институт печения заломиюл. У 18 оектноситуа- содер ацн 2 памяти,блок 5 кон 1981.ССР1980.ЛОГИЧ нопрайстнт ибочныи б руя его с остояние ех пор, п с блока 2 мощью кно стка т Фи ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ технологичк(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯКИХ БЛОКОВ(57) Изобретение относится к контрольно-измерительной технике и можбыть использовано для контроля логческих блоков. Цель изобретениярасширение функциональных возможно теи - достигается путем обесконтроля байта информации инания его значения в сбойныхциях Для этого в устройство,жащее формирователь 6, блок индик4 и триггер 7, дополнительно ввеблок 1 повторителей, блокблок 3 выдачи информации,роля, резистор 8, светодиод 9 ика 10 сброса, а в качестве тригг7 использован ЭКАЯ-триггер. Устрво способно запомнить ошв блоке 2 памяти, индицитояние блоком 4. Такое сройства сохраняется до тне будет произведен сбропамяти и триггера 7 с по1 О, 6 ил.1 3Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля логических блоков.Цель изобретения - расширение Функциональных возможностей устройства путем обеспечения воэможности контроля баЛта информации н запоминания его значения в сбойных ситуациях вНа фиг.1 приведена блок-схема предлагаемого устройства; на Фиг.2 - структурная схема блока повторителей; на Фиг.З - структурная схема блока памяти; на Фиг,4 - структурная схема блока выдачи информации; на фиг,5 структурная схема блока индикации; на Фиг.6 - структурная схема блока контроля.Устройство содержит блок 1 повторителей, блок 2 памяти, блок 3 выдачи информации, блок 4 индикации, блок 5 контроля, формирователь 6, ЛККБ- триггер 7, резистор 8, светодиод 9 и кнопку 1 О, причем вход устройства соединен кодовой магистралью с входом блока 1 повторителей выход которого кодовой магистралью подключен к входу блока 5 контроля, к первому входу блока 2 памяти и к первому входу блока 3 выдачи информации, второй вход которого кодовой магистралью соединен с выходом блока 2 памяти, а выход - с входом блока 4 индикации. Первый выход блока 5 контроля подключен к второму входу блока 2 памяти и к 3-входу триггера 7, а второй выходк первому входу формирователя 6, выход которого подключен к третьему входу блока 2 памяти и к С-входу триггера 7, К-вход которого соединен с четвертым входом блока 2 памяти и через кнопку 10 с шиной нулевого потенциала. Нулевой выход триггера подключен к второму входу Формирователя 6 и через резистор 8 к катоду светодиода 9, анод которого соединен с шиной питания,Блок 1 повторителей содержит резисторы 11-14, транзистор 15, инвертор 16, элемент 2 И-НЕ 17, светодиод 18 и повторители 19.1 - 19.9,Повторители 19,1-19.9 необходимы для того, чтобы исключить возможность выхода из строя проверяемых логических элементов, имеющих ограниченную нагрузочную способность.10755 2 5 10 15 20 30 40 45 50 55 Нулевой вход канал) блока 1 повторителей соединен также с базой транзистора 15 и через резистор 11 с шиной питания, а также через резистор 12 с шиной нулевого потенциала, к которой через резистор 13 подхлючен эмиттер транзистора 15, который, в свою очередь, соединен через инвертор 16 с первым входом элемента 2 И-НЕ 17, второй вход которого подключен к нулевому входу блока 1 повторителей, а выход элемента 2 И-НЕ 17 соединен через резистор 14 с катодом светодиода 18, Анод светодиода 18 и коллектор транзистора 15 подключены к шине питания, Описанная схема предназначена для определения и индикации логического состояния "Обрыв".Блок 2 памяти, структурная схема которого приведена на фиг,З, выполнен в виде набора девяти ЛККБ-триггеров 20.1-20.9, первые Л-входы которых подключены к выходам блока 1 повторителей, Вторые Л-входы триггеров 20.1- 20.9 объединены, на них подается потенциал "Ошибка", формируемый блоком 5 контроля. На объединенные С-входы триггеров 20.1-20.9 подается импульсЗапись, Формируемый Формирователем 6. Объединенные К-входы триггеров 20,1-20.9 через кнопку 10 "Сброс" подключены к шине нулевого потенциала,Блок 3 выдачи информации, структурная схема которого приведена наФиг,4, состоит из набора девяти элементов 2-2 И-ИЛИ-НЕ 21,1-21.9, причем первые входы первых схем 2 И элементов 2-2 И-ИЛИ-НЕ 2.1-21.9 соединены с выходами блока 1 повторителей, а вторые входы объединены и подключены к первому контакту переключателя 22. Первые входы вторых схем 2 И элементов 2-2 И-ИЛИ-НЕ 21.1-21.9 соединены с выходами блока 2 памяти, а вторые входы - с вторым контактом переключателя 22, третий контакт которого подключен к шине нулевого потенциала. Таким образом, в зависимости от положения переключателя 22 "Память" "Пробник" на выход блока 3 выдачи информации проходит информация либо с выходов блока 1 повторителей, либо с выходов блока 2 памяти, что обеспечивает возможность использования устройства для анализа состояния девятилогических цепей как в статическомрежиме (например, при поиске неисп 3 13107равности ЭВМ в потактовом режиме работы), так и в динамическом режимепри выявлении сбойных ситуаций.Блок 4 индикации, структурная схема которого приведена на фиг,5, содержит набор девяти светодиодов 23,123.9, аноды которых через резисторы24.1-24.9 подключены к шине питания.Катоды светодиодов 23.1-239 подключены к выходам блока 3 выдачи информации.Блок 5 контроля, структурная схема которого приведена на фиг.6, состоит из элемента 25 свертки по модулю 2, трех элементов 2 И-НЕ 26-28 и 15двух инверторов 29 и 30. На входыэлемента 25 подаются информационныеразряды контролируемого байта с выходов блока 1 повторителей. Первый выход элемента 25 "Нечет" соединен с 20первым входом элемента 2 И-НЕ 26, второй вход которого подключен к выходуконтрольного разряда блэка 1 повторителей и через инвертор 29 к первомувходу элемента 2 И-НЕ 27, второй вход 25которого соединен с вторым выходомэлемента 25 свертки по модулю 2. Выходы элементов 2 И-НЕ 26 и 27 подключены к входам элемента 2 И-НЕ 28, выход которого соединен с первым 30выходом блока 5 контроля и через инвертор 30 с вторым выходом блока 5,Устройство работает следующим образом.Информация о состоянии контролируемого байта через блок 1 повторителей поступает на входы блока 3 вьдачиинформации, блока 2 памяти и блока 5контроля. Если устройство находитсяв режиме "Пробник", что задается переключателем 22 в блоке 3 вьдачи информации, то блок 3 пропускает в блок4 индикации информацию непосредственно с блока 1 повторителей, Включенное состояние светодиодов 23,1-23,9 45в блоке 4 индикации соответствуетединичному состоянию соответствующего бита информации в байте, выключенное - нулевому.Таким образом, устройство позволя ет наблюдать за изменением логических уровней одновременно в девятицепях,Если устройство находится в режиме "Память", то информация через 55блок 3 вьдачи информации проходит навход блока 4 индикации уже с выходаблока 2 памяти. Каждый входной байт 55 4анализируется блоком 5 контроля, который в случае поступления байта с неправильнойчетностью, т.е. количество единичных разрядов в байте и контрольном разряде четное, возбуждает на своих выходах сигнал "Ошибка , причем на первом выходе этот сигнал имеет единичный уровень, на втором - нулевой. Перепадом из единицы в нуль с второго выхода блока 5 контроля запускается формирователь 6, формирующий импульс, по заднему фронту которого триггер 7 устанавливается в единичное положение, так как на Л-входе триггера 7 в этот мо- мент находится разрешающий единичный потенциал "Ошибка" с первого выхода блока 5 контроля. Одновременно ошибочный байт и контрольный разряд, поступающие на первые Л-входы триггеров 20.1-20,9, запоминаются в блоке 2 памяти, так как на вторых Л-входах триггеров 20.1-20.9 находится разрешающий единичный потенциал "Ошиб. ка" с первого выхода блока 5 контроля, а на С-входы триггеров 20.1-20.9 поступает синхронизирующий импульс с выхода формирователя 6. Нулевой потенциал с инверсного выхода триггера, 7 вызывает свечение светодиода 9, сигнализирующего о произошедшем сбое, Кроме того, нулевой потенциал с обратного выхода триггера 7 поступает на второй вход формирователя 6, зап- рещая его дальнейшую работу, Это необходимо для того, чтобы исключить возможную порчу информации в блоке 2 памяти при появлении на выходе устройства последующего байта с неправильной четностью.Длительность импульса, формируемого формирователем 6, выбрана равной половине длительности импульса тактовой частоты, вырабатываемой генератором ЭВМ. Это необходимо для исключения возможного ложного опрокидывания триггера 7, так как информационные биты могут поступать с некоторымфазовым сдвигом, что связано с различным временем переключения различного рода регистров и счетчиков, с различным временем задержки, вносимых кабельными приемниками и переЮдатчиками и т.д. Фазовый сдвиг информационных битов может вызвать ложные всплески на выходах блока 5 контроля и, соответственно, запуск формирователя 6, но опрокидывания триггера 7не происходит, так как установка триггера 7 происходит по заднему фронту импульса с формирователя 6, поступающего на С-вход триггера 7, а длительность этого импульса больше, чем длительность возможных всплесков, т.е. к моменту окончания импульса с формирователя 6 на 3-входе триггера 7 находится нулевой запрещающий потенциал.Таким образом, устройство способно запоминать ошибочный байт в блоке 2 памяти, индицируя его состояние блоком 4 индикации. Такое состояние устройства сохраняется до тех пор, пока не будет произведен сброс блока 2 памяти и триггера 7 с помощью кнопки 1 О "Сброс".Формула изобретенияУстройство для контроля логических блоков, содержащее формирователь, блок индикации и триггер, о т л и - ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей, в него введены блок повторителей, блок памяти, блок выдачи инфор 10755 6мации, блок контроля, кнопка, резистор и светодиод, в качестве триггера используется ЭКАЯ-триггер, вход устройства соединен кодовой магистралью с входом блока повторителей, выход которого кодовой магистралью соединен с первым входом блока выдачи информации, с входом блока контроля и с пер вым входом блока памяти, выход которого кодовой магистралью соединен с вторым входом блока выдачи информации, выход которого кодовой магистралью соединен с входом блока индика ции, первый выход блока контроля соединен с вторым входом блока памяти и с Л-входом триггера, а второй выход - с первым входом формирователя, выход которого соединен с третьим входом 20 блока памяти и с С-входом триггера,инверсный выход которого соединен с вторым входом формирователя и через последовательно соединенные резистор и светодиод сшиной питания, а К-вход 25 триггера соединен с четвертымвходом блока памяти и с первым контактом кнопки, второй контакт которой соединен с шиной нулевого потенциала..Зимокос орре аказ 1887/4 Тираж 31 НИИПИ Государственного к по делам изобретений 13035, Москва, Ж, РаушПодписи митета СССР открытий ская наб., д. 4

Смотреть

Заявка

3933558, 26.07.1985

РЯЗАНСКИЙ ПРОЕКТНО-ТЕХНОЛОГИЧЕСКИЙ ИНСТИТУТ

КУЛИКОВ ВЛАДИМИР ПЕТРОВИЧ, ПЕШЕХОНОВ АЛЕКСАНДР ЮРЬЕВИЧ

МПК / Метки

МПК: G01R 31/3177

Метки: блоков, логических

Опубликовано: 15.05.1987

Код ссылки

<a href="https://patents.su/7-1310755-ustrojjstvo-dlya-kontrolya-logicheskikh-blokov.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для контроля логических блоков</a>

Похожие патенты