Аналоговое запоминающее устройство

Союз СоветекикСоциапиетичеекикрееяубяик ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ866577(51)М. Кл. 1 11 С 27/00 1 Ьауааретаеннцй камнтет СССР на делам нзебретеннй и аткрытпй(72) Авторы изобретения Сидоров и Емельян(71) Заявител осибирский электротехнический институт " "(54) АНАЛОГОВОЕ ЗАПОМИН Е УСТРОЙСТВО е 1 туестного устройствастродействие при выеских операций над ышение быстется тем, е устройИзобретение относится к аналоговой вычислительной технике и может быть использовано в устройствах автомати- ки, измерительной и вычислительной техники.По основному авт. св.723686 известно устройство, содержащее накопитель, входы которого подключены к выходам блока выборки адресов, блок поочередной выдачи кодов адресов, пер. вые входы которого соединены с инфор-. мационными шинами устройства, второй вход блока поочередной выдачи кодов адресов подключен к шине управления и входу генератора тактовых импульсов, первый выход которого соединен с третьим входом блока поочередной выдачи кодов адресов и одним из выходов блока выборки адресов, другие входы которого соединены с выходами блока поочередной выдачи кодов адресов, два блока стробирования, первые входы ко,торых соединены с вторым и третьим выходами генератора тактовых импульсов соответственно, вторые входы соединены с выходом накопителя, интегрирующие усилители, одни из входовкоторых соединены с выходами блоковстробирования другие подключены к чвертому и пятому выходам генераторатактовых импульсов соответственно,дифференциальный усилитель, входы которого подключены к выходам интегрирующих усилителей. Накопитель известного устройства реализуется как нааналоговых элементах памяти замкйутой структуры, так и на аналоговыхэлементах памяти разомкнутой струк 1ры. Принцип считывания при этом неменяется 11.Недостатком извявляется низкое быполнении арифметичзаписываемыми числами.Цель изобретения - повродействия устройства.Поставленная цель достигачто в аналоговое запоминающе25 3 8665ство введен генератор управляющих импульсов, вход которого соединен с шиной управления, первый выход генератора управляющих импульсов подключенк третьему входу блока поочереднойвыдачи адресов и третьему входу блокавыборки адресов, второй выход гене"ратора управляющих импульсов подсоединен к генератору тактовых импульсов.На фиг. 1 представлена функциональная схема предлагаемого устройства;на фиг. 2, 3 и 4 - диаграммы, поясняющие его работу в режимах записи одного числа, сложения двух записываемых чисел с последующей записью ихсуммы и вычитания одного записываемого числа из другого с последующей за-писью их разности.Устройство содержит накопитель 1,блок 2 выборки адресов, блок 3 поочередной выдачи кодов адресов, блок 4записи, содержащий элемент 5 сравнения, усилитель 6, функциональный преобразователь 7 цепи обратной связи,блоки 8 и 9 стробирования, интегрирующие усилители 1 О и 11, разрядныеключи 12 и 13, дифференциальный усилитель 14, генератор 15 тактовых импульсов, генератор 16 управляющихимпульсов, информационные шины 17 и18 и управляющую шину 9, запоминающие конденсаторы 20 и 21 интегрирующих усилителей 1 О и 11,Устройство работает следующим образом.В режиме записи одного числа(фиг, 2) на шину 19 управления поступает сигнал операции, на шину 18 -адрес элемента, по которому производится запись, и на шину 17 - число,40которое необходимо записать. Генератор 15 тактовых импульсов выдаетна входы блока 2 выборки адресов иблока 3 поочередной выдачи кодов адресов последовательность импульсов,обеспечивающую выбор адреса единственного элемента памяти н накопителе 1, и совместно с генератором управ 1ляющих импульсов 16 осуществляет режим поочередной записи-считывания(фиг. 2 д,Ъ ) .50В первом такте работы устройстваосуществляется запись поступающегона вход числа О (фиг2 ), и в элементе памяти накопителя 1 записывается информация, пропорциональная 55О- ФО, где .ОО - погрешности записи.Блоки стробирования 8 и 9 коммутируются генератором 5 тактовых импульсов таким образом, чтобы обеспечитьпериодический режим работы интегрирующих усилителей 10 и 1 (фиг. 2 а,к Р)С выхода устройства (фиг. 2 р) напряжение поступает на второй вход элемента 5 сравнения, где сравниваетсясо входным напряжением О 2, и в результате сравнения блок 4 записи вырабатывает сигнал записи, пропорциональный +офО, и в элемент памяти накопителя 1 заносится информация, пропорциональная О, -дО,Далее процесс периодичен до достижения в 1-том такте величины напередзаданного порога срабатывания элемента 5 сравнения 0" О. Разрядные ключи 12 и 13 используются для ликвидации накопления дрейфа нуля интегриру-ющих усилителей 10 и 11 (фиг. 2 п 1,й)и замыкаются в моменты отсутствия на-пряжения на запоминающих конденсаторах 20 и 2 интегрирующих усилителей 10 и 1. Таким образом, записьосуществляется как в обычном элементе памяти с замкнутой:структурой.В режиме сложения двух записываемых чисел .(фиг, 3) на шину 19 управле.ния поступает управляющий сигнал. Приэтом одно из слагаемых находится внакопителе 1, второе поступает на информационную шину 17. Генератор 16управляющих импульсов и генератор 15тактовых импульсов реализуют программу операции сложения, отличающуюсяот обычного режима обращения к накопителю 1 тем, что в первом такте осуществляется считывание числа цо перному адресу в накопителе 1, во второмтакте осуществляется сравнение и запись по второму адресу, в третьем такте идет поочередное считывание по второму и первому адресам, затем вновьсравнение считанной информации совходной величиной и запись по второму адресу и далее режим периодичен.Очередность обращения к накопителю 1в режиме записи или считывания поразным адресам н данном режиме обеспечивается генератором 16 управляющих импульсов по его первому выходу(фиг. За) и генератором 15 тактовыхимпульсов по его первому выходу(фиг. 3 Ь)Генератор 15 тактовых импульсов,запускаясь по своему управляющему входу, в первом такте работы устройствапри считывании информации по первомуадресу обеспечивает считывание неинВ третьем такте работы осуществля" ется считывание информации поочередно по второму и по первому адресам, причем по первому адресу считывается инвертированный относительно основного сигнал -О, что достигается пу тем коммутации блоков 8 и 9 стробирования таким образом, что они пропускают на входы интегрирующих усилителей 10 и 11 сигнал от импульсов подготовки (фиг. 3 д ,Е ). Таким .об разом, напряжение на выходе устройства определяется (фиг, ЗР ) как разность напряжений сигналов, считанных по второму и первому адресам 0 -20 "а"О, гдеФО - погрешность, возникающая при записи в элемент памяти по второму адресу в первом такте. 45 50 55 Следующий такт работы устройства - сравнение выходной величины со входной О с помощью элемента 5 сравнения и запись по второму адресу сигнала, пропорционального 20 +ф (фиг.Зс) После записи в элементе памяти нако- пителя 1 по второму адресу накапливается информация, пропорциональная О+ О -60, где дО - погрешность, возникающая при записи в элемент па 5 , 8665 вертированной величины сигнала режимом коммутации блоков 8 и 9 стробирования (фиг, 3 д, ) и разрядных ключей 12 и 13 (фиг. Зю,п), В результате на выходе устройства (фиг.ЗР) после интегрирования считываемого сигнала интегрирующими усилителями 1 О и 11 и суммирования получившихся импульсных последовательностей дифференциальным усилителем 14, появляется 1 о выходное напряжение 01, поступающее через функциональный йреобразователь цепи обратной связи 7 на вход элемента 5 сравнения,Во втором такте работы устройства происходит сравнение выходного напряжения 01, соответствующего величине информации, считанной с выбранного элемента памяти накопителя 1 по первому адресу, с входной величиной напряжения 01 После сравнен я блок 4 записи вырабатывает сигнал записи по второму адресу, пропорциональный разности О(фиг. ЗС ), Разрядные ключи 12 и 13 обеспечивают сброс напряжения на запоминающих конденсаторах 20 и 21 интегрирующих усилите.лей 10 и 11 после окончания записи по второму адресу (фиг. Зт, оР )77 6мяти накопителя 1 по второму адресуво втором такте записи.Таким образом, после четвертоготакта работы устройства или послевторого такта записи в элементе памяти накопителя 1 по второму адресуокажется .записанной сумма двух чиселс определенной погрешностью. Последующие такты работы устройства необходимы для уменьшения величины погрешности до заданной,Затем следует сброс напряженияс конденсаторов 20 и 21 интегрирующих усилителей 10 и 11 разряднымиключами 12 и 13 (фиг, Зт,о,р) . Вдальнейшем режим работы устройствапериодичен, т,е, происходит считывание по второму и первому адресам,сравнение со входной величиной 0 2и так далее. Режим записи суммы двухчисел продолжается до тех пор, покаФ 10 в 1-том такте записи не становится меньше наперед заданной величины порога в элементе 5 сравнения,что и обеспечивает заданную точностьзаписи,Из рассмотрения режима записи суммы двух чисел следует, что время записи суммы двух чисел по сравнениюсо временем записи одного числа возрастает всего лишь на количество тактов считывания по первому адресу, которое необходимо для достижения требуемой точности записи, По сравнениюже с обычно применяемым методом записи суммы двух чисел, включающим запись одного числа, запись второго числа, считывание первого числа, считывание второго числа, сложение двухчисел, запись суммы двух чисел - выигрыш по быстродействию очевиден.В режиме вычитания одного записываемого числа из другого (фиг. 4) на шину 19 управления поступает управляющий сигнал. При этом уменьшаемое поступает на информационную шину 17, а вычитаемое находится в накопителе 1, Генератор 16 управляющих импульсов и генератор 15 тактовых импульсов реализуют программу операции вычитания, алгоритм которой аналогичен алгоритму операции сложения. Очередность обращения к накопителю 1 по разным адресам при разном характере обращения, также обеспечивается генератором 16 управляющих импульсов по его первому выходу фиг. 43) и генератором 15 тактовых импульсов по его первому выходу (фиг. 4 Ъ)866577 5 10 15 20 25 30 35 40 45 50 55 формула изобретения Аналоговое запоминающее устройство по авт, св. У 723686, о т л и ч а В первом такте работы устройствапрограмма коммутации блоков 8 и 9стробирования (фиг, 4 д, й) и разрядных ключей 12 и 13 (фиг, 4 т ,и) меняется таким образом, чтобы обеспечить считывание по первому адресу изнакопителя 1 инвертированного числа,что достигается путем стробированияимпульса от сигнала подготовки. Навыходе устройства в первом такте работы появляется напряжение - О, соответствующее первому инвертированномусчитанному числу (фиг, 4 Р)Во втором такте работы устройствапроисходит сравнение выходного напряжения -0, соответствующего величинеинформации, считанной с выбранногоэлемента памяти накопителя по первому адресу, с входной величиной напря 1жения О. После сравнения блок 4. записи вырабатывает сигнал записи повторому адресу, пропорциональный сумме О + О(фиг. 4 с ). Разрядные ключи 12 и 13 обеспечивают сброс напряжения на запоминающих конденсаторах 20и 21 интегрирующих усилителей 10 и11 после окончания записи по второму адресу (фиг. 4 ю ,и, р).В третьем такте работы устройстваосуществляется считывание информации поочередно по второму и по первому адресам, причем по первому адресу считывается сигнал О , что достигается путем стробирования сигналаот импульса считывания (фиг. 44, %)Таким образом, на конденсаторах 20 и21 интегрирующих усилителей 10 и 11накапливается напряжение О+.20 -бО,где Ф О - погрешность, возникающаяпри записи информации в элемент памяти по второму адресу в первом такте записи. С выхода устройства(фиг, 4 р) это напряжение поступаетна вход элемента 5 сравнения. Следующий такт работы - сравнение выходной величины О + 20 -б О со входнойО с помощью элемента 5 сравненияи запись по второму адресу в накопитель сигнала, пропорционального -20++ д"О (фиг 4 с,)После такта записи в элементе па"мяти накопителя 1 по второму адресунакапливается информация О 0 -О - 0 Огде 40 - погрешность, возникающаяцри записИ по второму адресу во втором такте Записи,Таким образом, после четвертоготакта работы устройства или послевторого такта записи в элементе памяти накопителя 1 по второму адресуоказывается записанной разность двухчисел с определенной погрешностью,Последующие такты работы устройстванеобходимы для уменьшения величиныпогрешности до заданной, Затем следует сброс напряжения с запоминающихконденсаторов 20 и 21 интегрирующихусилителей 10 и 11 разрядными ключами 12 и 13 (фиг. 4 т , о , р) . Вдальнейшем режим работы устройствапериодичен, т.е. происходит считывание повторому и первому адресам,сравнение со входной величиной ит.д.Из рассмотренного режима записиразности двух чисел следует, что время записи разности двух чисел посравнению с временем записи одногочисла возрастает всего лишь на то количество тактов считывания по первомуадресу, которое необходимо для достижения требуемой точности записи.По сравнению же с обычным методом записи.разности двух чисел, выигрышпо быстродействию очевиден.Режим записи разности двух чиселдлится до тех пор, пока ФО в 1 -томтакте записи не становится меньше наперед заданной величины порога в элементе 5 сравнения, что обеспечиваетточность записи. Как в режиме записисуммы двух чисел, так и в режимах записи разности двух чисел последовательность операций запись-считываниеостается неизменной,При рассмотрении режимов работы .на диаграммах (фиг. 2-4) показанотолько два такта записи, так как вдальнейшем режим работы периодичен.Таким образом, предлагаемое устройство позволяет повышать быстродействие при выполнении арифметическихопераций над записываемыми числами,т,е, при необходимости получения суммы и разности двух записываемых чиселнепосредственно в накопителе. Крометого, в силу использования в аналоговом запоминающем устройстве замкнутойструктуры элементов памяти, снижаются требования к отбраковке трансфлюксоров, являющихся элементами памяти,в отличие от элементов разомкнутойструктуры, где зти требования значительно выше.866577 1 Овыборки адресов, второй выход генератора управляющих импульсов подсоединен к генератору тактовых импульсов. ю щ е е с я тем, что, с целью повышения быстродействия устройства, внего введен генератор управляющих импульсов, вход которого соединен с шиной управления, первый выход генератора управляющих импульсов подключенк третьему входу блока поочереднойвыдачи адресов и третьему входу блока Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР В 723686, кл, 6 11 С 27/00, 12.05,77.Составитель А. ВоронинРедактор Н. Рогулич .Техред И.Асталош Корректор Е. Рошко.Закаэ 8083/72 Тираж 648 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035 д Москва ЖРаушская наб. д. 4/5Филиал ППП Патент", г.ужгород, ул. Проектная, 4